JPH04102946A - 記憶装置制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置制御方式に関し、特にエラー検出訂正
可能なチェックビットを有する記憶装置の部分書換えの
制御方式に関する。

〔従来の技術〕

従来、この種の部分書換えの制御は、１語のデータビッ
トがすべて（例えは３２ビット）与えられないとチェッ
クビットを生成できないため、部分書換えするアドレス
のデータを記憶アレイから１度読み出して、システムバ
ス上のデ°−夕とマージし、その後チェックビットを生
成して記憶アレイに書戻すというように、記憶アレイを
２回アクセスするようになっていた。第３図にそのタイ
ムチャートを示す。本図は、同一アドレス（１）に対す
る８ビットのデータａ、データｂの部分書換えを示した
ものである。

〔発明が解決しようとする課題〕

上述した従来の部分書換えの制御は、記憶アレイを２回
アクセスするので１語のデータビット全部を書込むのに
比ベアクセスか遅くなるという欠点がある。例えば１語
を３２ビットで形成し１文字を８ビットで表すようなデ
ータ処理装置で用いられた場合、文字データは連続した
領域に文字配列（文字列）として置かれることが比較的
多く、特に同一語３２ビット内の文字（８ビット）の部
分書換えが４文字分（４回）連続して行われるなど、文
字データの処理が部分書換えを多く伴うなめ、全体の処
理速度がかなり遅くなるという欠点がある。

〔課題を解決するための手段〕

本発明の記憶装置制御方式は、アドレス付けされな１語
としてデータビット部及びチェックビット部を有する記
憶アレイと、エラー検出、訂正のためのコード体系に基
づき前記記憶アレイの書込みデータに対応するチェック
ビットを生成するチェックビット生成手段と、前記記憶
アレイからの読出しデータのデータビット及びチェック
ビットを検査しエラー検出、訂正を行うエラー検出、訂
正手段とを備え、外部システムバスから前記記憶アレイ
の書込み時に、書込みデータとして前記１語のデータビ
ットのうち書換えたいビット部分のみのデータをその部
分書換指示情報とともに与えることにより前記チェック
ビットを含めたデータの部分書換えを行う記憶装置制御
方式において、前記システムバスとのデータの入出力を
行うデータバッファと、部分書換えが最後に行われたア
ドレスを保持するアドレスラッチ回路と、そのアドレス
に対応する前記記憶アレイのデータビット部のデータを
保持するデータラッチ回路と、前記アドレスラッチ回路
の出力と前記システムバスからのアドレスとを比較する
アドレス比較回路と、前記システムバスからの前記部分
書換指示情報と前記アドレス比較回路の出力とを入力と
し前記データバッファ、前記アドレスラッチ回路、前記
デークラッチ回路及び前記記憶アレイの読出し、書込み
を制御し前記データバッファを介した前記システムバス
からのデータと前記データラッチ回路に保持されたデー
タとを所定ビットごとに選択して前記記憶アレイのデー
タビット部に導く制御手段とを備え、前記システムバス
からの部分書換要求時に、前記アドレスラッチ回路の出
力と前記システムバス上のアドレスとを比較し、一致し
ない場合は前記記憶アレイから該当するアドレスのデー
タを読出して前記データラッチ回路にラッチし、一致す
る場合は前記記憶アレイの読出しを行わず前記データラ
ッチ回路のテークを保持したままとし、書込みテークと
して前記システムハスにより有効指定されたビットは前
記システムバス上のデータを選択し有効指定されなかっ
たピッ１〜は前記データラッチ回路のテークを選択して
全ビット揃え、前記チェックビット生成手段により前記
チェックビットを生成、付加し前記記憶アレイに書込む
構成である。

また、上記構成において、前記テータヒツ１〜長は３２
ビットであり、連続する８ビット単位で部分書換えの指
定が可能である構成とすることもできる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。本実施
例の記憶装置は、アドレス線１．０．制御線１１及び８
ビット単位のデータ線１２ａ〜１２ｄを有するシステム
バス１−に接続し、８ビット単位でデータの入出力を行
う３２ビット長のデータバッファ２と、部分書換えが最
後に行われたア１へレスを保持するアドレスラッチ回路
３と、そのアドレスに対応する記憶アレイのデータ３２
ビットを保持し８ビット単位で出力するテークラッチ回
路４と、記憶アレイに書込むデータから７ビット長のチ
ェックビットを生成するとともに記憶アレイからの読出
しデータをチエツクしエラー検出及び訂正を行うチェッ
クビット生成／エラー検出訂正回路５と、アドレスラッ
チ回路３の出力とシステムバス１、のアドレス線］−〇
のアドレスとを比較するアドレス比較回路６と、３２ビ
ットのデータを記憶するデータビット部８１−及び７ビ
ットのチェックビットを記憶するチェックビット部８２
を有する記憶アレイ８と、上記各部を制御しデータの８
ビット単位の選択を行う制御回路７とを備えている。

次に、動作を説明する。

記憶装置にアクセスする場合は、システムバス］のアｌ
〜レス線］０にアドレスを与え、制御線］１にアクセス
の要求指示、読出しか全書込みか部分書換えがの指示７
部分書換えの場合の書込みマスク指示を与え、データ線
１２ａ、１２ｂ１２ｃ、１２ｄを用いてデータの入出力
を行う。

データバッファ２は、制御回路７からの指示により、８
ビットことにデータ線１２ａ〜１２ｄに対し入力、出力
、非選択ができる。アドレスラッチ回路３は、部分書換
えが行われたとき、制御回路７からの指示により、その
アドレスをラッチする。アドレスラッチ回路３の出力は
比較回路６に入力される。比較回路６はアドレスラッチ
回路３の出力とアドレス線１０のアドレス入力とを比較
し、一致するか否かを制御回路７に出力する。

部分書換えが行われたとき、比較回路６が一致を検出す
れば制御回路７の制御により、システムバス１上で有効
てないデータ（８ビット単位）はテークラッチ回路４（
４ａ〜４ｄ）から読出されて、システムバス１上で有効
なテーク（８ピッｌ−単位）はデータバッファ２から出
力されて、テーク入出力線２１ａ、２１ｂ、２１ｃ、２
１ｄにはそのアドレスに対するデータ３２ビットがそろ
って、記憶アレイ８のテークビット部８１に入力される
。チェックビット生成／エラー検出訂正回路５は、デー
タ入出力線２１ａ〜２　１、　ｄ上のデータからチェッ
クビットを生成し、チェックビット入出力線５１を通し
て記憶アレイ８のチェックビット部８２に入力する。制
御回路７は、データ入出力線２１上の有効データをチェ
ックビットとともに記憶アレイ８へ書込むと同時に、デ
ータラッチ回路４に書込み、アドレスをアドレスラッチ
回路３に書込む。比較回路６の出力がアドレス不一致を
示した場合は、制御回路７は、まず記憶アレイ８を読出
しデータラッチ回路４に書込む。そして、システムバス
１−Ｊ二で有効なデータはデータバッファ２を通してテ
ーク入出力線２１上に出力され、テーク入出力線２１上
に有効なデータかそろう。チェックビット生成／エラー
検出訂正回路５によってチエツクピッＩ・を生成すると
ともに、テーク人出力線２１上の有効データをテークラ
ッチ回路４に書込み、アドレスをアドレスラッチ回路３
に書込む。これにより、次に同しア１〜レスをア］０ クセスした場合は、記憶アレイ８を読出す必要がないの
で、アクセス時間が速くなる。

第２図は本発明による部分書換えのタイムチャートであ
り、第３図の従来例と同様に、同一アドレス（１）に対
する８ビットのデータａ、データｂの部分書換えを示し
たものである。本発明は従来例に比べて、２回めの部分
書換えは記憶アレイ８を読出す必要がないので、アクセ
ス時間が短縮されている。

〔発明の効果〕

以上説明したように本発明は、システムバスからの所定
ビット単位による部分書換え要求時に、アドレスラッチ
回路の出力とシステムバス上にアドレスとを比較し、ア
ドレスが一致したときは、システムバス上のデータのう
ち有効でないデータはデータラッチ回路の出力を選択す
ることにより、記憶アレイの読出しを行うことなく、チ
ェックビットを生成し記憶アレイに対する書込みを行う
ことができるので、例えば、１語３２ビットからなる連
続的な領域への８ピツ、トテータ（１文字）の書込みは
、４回につき１回の記憶アレイの読出ししか必要なくな
るなど、部分書換えを伴う処理を、従来方式よりも速く
行える効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の部分書換えのタイムチャート、第３図は従来の部分
書換えのタイムチャートである、。 １・・・システムバス、２・・・データバッファ、３・
・・アドレス・ラッチ回路、４（４ａ〜４ｄ）・・・デ
ータ・ラッチ回路、５・・・チェックビット生成／エラ
ー検出訂正回路、６・・・アドレス比較回路、７・・・
制御回路、８・・・記憶アレイ、１０・・・アドレス線
、１１・・・制御線、１２ａ、１２ｂ、１２ｃ、１２ｄ
・・・データ線、２１　（２１ａ、２１ｂ、２１ｃ。 ２１ｄ）・・・データ入出力線、８１・・・データビッ
ト部、８２・・・チェックビット部。

Claims (1)

1. 【特許請求の範囲】 １、アドレス付けされた１語としてデータビット部及び
   チェックビット部を有する記憶アレイと、エラー検出、
   訂正のためのコード体系に基づき前記記憶アレイの書込
   みデータに対応するチェックビットを生成するチェック
   ビット生成手段と、前記記憶アレイからの読出しデータ
   のデータビット及びチェックビットを検査しエラー検出
   、訂正を行うエラー検出、訂正手段とを備え、外部シス
   テムバスから前記記憶アレイの書込み時に、書込みデー
   タとして前記１語のデータビットのうち書換えたいビッ
   ト部分のみのデータをその部分書換指示情報とともに与
   えることにより前記チェックビットを含めたデータの部
   分書換えを行う記憶装置制御方式において、前記システ
   ムバスとのデータの入出力を行うデータバッファと、部
   分書換えが最後に行われたアドレスを保持するアドレス
   ラッチ回路と、そのアドレスに対応する前記記憶アレイ
   のデータビット部のデータを保持するデータラッチ回路
   と、前記アドレスラッチ回路の出力と前記システムバス
   からのアドレスとを比較するアドレス比較回路と、前記
   システムバスからの前記部分書換指示情報と前記アドレ
   ス比較回路の出力とを入力とし前記データバッファ、前
   記アドレスラッチ回路、前記データラッチ回路及び前記
   記憶アレイの読出し、書込みを制御し前記データバッフ
   ァを介した前記システムバスからのデータと前記データ
   ラッチ回路に保持されたデータとを所定ビットごとに選
   択して前記記憶アレイのデータビット部に導く制御手段
   とを備え、前記システムバスからの部分書換要求時に、
   前記アドレスラッチ回路の出力と前記システムバス上の
   アドレスとを比較し、一致しない場合は前記記憶アレイ
   から該当するアドレスのデータを読出して前記データラ
   ッチ回路にラッチし、一致する場合は前記記憶アレイの
   読出しを行わず前記データラッチ回路のデータを保持し
   たままとし、書込みデータとして前記システムバスによ
   り有効指定されたビットは前記システムバス上のデータ
   を選択し有効指定されなかったビットは前記データラッ
   チ回路のデータを選択して全ビット揃え、前記チェック
   ビット生成手段により前記チェックビットを生成、付加
   し前記記憶アレイに書込むことを特徴とする記憶装置制
   御方式。 ２、前記データビット長は３２ビットであり、連続する
   ８ビット単位で部分書換えの指定が可能であることを特
   徴とする請求項１記載の記憶装置制御方式。