JP3071717B2

JP3071717B2 - パリティビット書き込み方式

Info

Publication number: JP3071717B2
Application number: JP9108419A
Authority: JP
Inventors: 孝二矢島
Original assignee: 埼玉日本電気株式会社
Priority date: 1997-04-25
Filing date: 1997-04-25
Publication date: 2000-07-31
Anticipated expiration: 2017-04-25
Also published as: JPH10301797A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパリティビット書き
込み方式に関し、特に一つのアドレスに複数のデータビ
ットを格納することができるランダムアクセスメモリ
を、パリティビット格納用ランダムアクセスメモリとし
て用いて構成されるパリティビット書き込み方式に関す
る。

【０００２】

【従来の技術】従来の、この種のパリティビット書き込
み方式では、例えば特開昭６１−２９６４３８号公報お
よび特開昭５９−２００３５０号公報が示すように、デ
ータビットおよびパリティビットを格納するための記憶
手段は、データを格納するデータ用ランダムアクセスメ
モリ（以下、ＲＡＭという）と、そのデータ用ＲＡＭの
各アドレスに格納されたデータのそれぞれに付加される
１ビットのパリティビットだけをまとめて別に格納する
ためのパリティ用ＲＡＭとから構成される。

【０００３】上記パリティビットをパリティ用ＲＡＭに
格納する方法としては次のような方法がとられている。

【０００４】パリティ用ＲＡＭの一つのアドレスには複
数のビットが格納できるので、上記の各データに対する
パリティビット１ビットを順番に複数個ずつまとめてパ
リティ用ＲＡＭの一つのアドレスに格納させるようにな
っている。すなわち、パリティ用ＲＡＭの一つのアドレ
スに例えば８ビットが格納できるのであれば、８個のデ
ータに対するパリティビットを、データ用ＲＡＭ上のア
ドレスに対応した各データの順に８ビットずつまとめて
パリティ用ＲＡＭの一つのアドレスに格納させるように
なっている。

【０００５】中央処理装置（以下、ＣＰＵという）から
出力されるデータをデータ用ＲＡＭの、ＣＰＵから指定
されたアドレスに書き込むときには、そのアドレスにデ
ータを格納するとともに、そのデータに対して付加され
たパリティビットをパリティ用ＲＡＭに格納する。この
パリティビットをパリティ用ＲＡＭに格納するときのパ
リティ用ＲＡＭ上のアドレスは、データを書き込んだデ
ータ用ＲＡＭのアドレスに対応してＣＰＵから指定され
る。ＣＰＵがデータをデータ用ＲＡＭに書き込むとき
に、パリティ用ＲＡＭ上のアドレスにもアクセスし、そ
のアドレスの全てのビットを読み出し、読み出した複数
のビットを一時保持する。このとき、複数のビットを読
み出したアドレスにはまだパリティビットが１ビットも
書き込まれていない状態の場合もあり、一部のビットに
は既にパリティビットが書き込まれている状態の場合も
あるが、いずれの場合でも、そのアドレスに格納されて
いる複数ビットの中のどの位置のビットが、新しく書き
込まれるパリティビットの位置を示すビットであるか
は、データ用ＲＡＭに書き込むデータのアドレスに対応
してＣＰＵが指定する。すなわち、ＣＰＵは、データを
書き込んだデータ用ＲＡＭのアドレス指定と一緒にパリ
ティビットを書き込むパリティ用ＲＡＭのアドレス指定
が行うとともに、パリティ用ＲＡＭ上で指定されたアド
レス内の複数の記憶ビットのうちの、何番目のビットに
パリティビットを書き込みを行うかの指定も一緒に行
う。パリティビットの書き込みは、ＣＰＵからの上記の
アドレス指定およびパリティビットを書き込むビット位
置指定に基づき、パリティ用ＲＡＭから読み出され一時
保持されている複数ビットのうちの、パリティビットの
書き込み先の位置を示すビットを選択し、選択されたビ
ットをデータに付加されたパリティビットで置き換え
る。パリティビットとの置き換えが終ってから、それま
で一時的に保持されていた複数ビットがパリティ用ＲＡ
Ｍの元のアドレスに書き込まれ、パリティビットの書き
込みが終了する。

【０００６】次に、図面を参照してデータＲＡＭ１への
書き込み動作の詳細を説明する。

【０００７】図２は、従来のパリティビット書き込み方
式の構成を示すブロック図である。また、図３は、図２
に示すパリティ用ＲＡＭ内のパリティビットの格納状態
を示す説明図である。

【０００８】図２のパリティビット書き込み方式は、Ｃ
ＰＵに接続された、ランダムアクセスメモリで構成され
るデータ用ＲＡＭと、やはりランダムアクセスメモリで
構成されるパリティ用ＲＡＭとを使用する場合のパリテ
ィビット書き込み方式である。

【０００９】図２に示す本実施の形態のパリティビット
書き込み方式は、ＣＰＵ９と、バス幅が１６ビットのア
ドレスバス１８ａとバス幅が８ビットのデータバス１９
とでＣＰＵ９に接続され、ＣＰＵ９から出力された１６
ビットのアドレス入力信号１３により指定されるアドレ
スに、ＣＰＵ９からデータ入力信号１４として出力され
る８ビットのデータを格納する、１アドレス８ビットの
データ用ＲＡＭ１と、バス幅が１６ビットのアドレスバ
ス１８ａから分岐されたバス幅が１３ビットのアドレス
バス（１６ビットのアドレスバス１８ａとの分岐点でバ
ス幅が１３ビットとなる）１８ｂに接続され、ＣＰＵ９
から出力された１６ビットのアドレス入力信号の上位１
３ビットのアドレス信号により指定されるアドレスに、
データ用ＲＡＭ１に格納されたデータに付加するために
生成されるパリティビット１２を格納する、１アドレス
８ビットのパリティ用ＲＡＭ２と、上記のバス幅が８ビ
ットのデータバス１９に接続され、データ用ＲＡＭ１に
格納された８ビットのデータを同時に入力して８ビット
のデータのパリティ演算を行い、生成した上記パリティ
ビット１２を出力するパリティジェネレータ３と、アド
レスバス１８ａから分岐された１３ビットのアドレスバ
ス１８ｂの延長部分であるバス幅が３ビットのアドレス
バス（１３ビットのアドレスバス１８ｂがパリティ用Ｒ
ＡＭ２に接続される分岐点でバス幅が３ビットとなる）
１８ｃに接続され、アドレス入力信号１３の下位３ビッ
トのアドレス入力信号をデコードし、パリティ用ＲＡＭ
２から読み出された８ビットの中のどのビットの位置
が、データ用ＲＡＭ１に格納されたデータに付加される
パリティビットの格納位置なのかを示すために、出力側
に接続されたバス幅８ビットのデータバス２２を構成す
る８本の出力線のうち、パリティビット１２の格納位置
に該当する１本の出力線の論理値を反転させるデコーダ
７と、パリティジェネレータ３の出力側とバス幅８ビッ
トのデータバス２３で接続され、デコーダ７の出力側と
バス幅８ビットのデータバス２２で接続され、さらにパ
リティ用ＲＡＭ２の書き込みデータの入力側とバス幅８
ビットのデータバス２４で接続され、デコーダ７から示
されたパリティビット１２の格納位置に対応した、パリ
ティ用ＲＡＭ２への書き込みバス幅が８ビットのバスを
構成する８本の出力線のうちの１本を選択し、この出力
線に接続されたゲートをオンに制御し、パリティジェネ
レータ３から出力され、内蔵のバッファに保持していた
パリティビット１２を、ゲートがオンに制御された出力
線に送出するゲート付バッファ３２と、デコーダ７の出
力側とバス幅８ビットのデータバス２２で接続され、パ
リティ用ＲＡＭ２の読み出しデータの出力側とバス幅８
ビットのデータバス２５で接続され、およびパリティ用
ＲＡＭ２の書き込みデータの入力側と８ビットのデータ
バス２４で接続され、デコーダ７から示されたパリティ
ビットの格納位置に対応した、パリティ用ＲＡＭ２への
書き込みのためのデータバス２４の８本の出力線のうち
の１本を除く他の７本の出力線に、パリティ用ＲＡＭ２
から読み出され、内蔵のバッファに保持していた、上記
パリティビットの格納位置に対応したビットを除く他の
ビットをそのまま送出するため、上記７本の出力線に接
続されたゲートをオンに制御するゲート付バッファ３３
とから構成される。

【００１０】また、図３には、データ用ＲＡＭ１が６４
ＫバイトのＲＡＭで、データ用ＲＡＭ１に書き込まれる
バイトごとのデータに付加されるパリティビットを８Ｋ
バイトのパリティ用ＲＡＭ２に格納する場合の例を示し
ている。

【００１１】図３に示すように、データ用ＲＡＭ１に
は、アドレス２６として、アドレス“０”番地からアド
レス“ＦＦＦＦ”番地があり、各アドレスは最下位ビッ
ト（ＬＳＢ）２８から最上位ビット（ＭＳＢ）２９まで
の８ビットで構成される。また、パリティ用ＲＡＭ２に
は、アドレス２７として、アドレス“０”番地からアド
レス“１ＦＦＦ”番地があり、各アドレスは最下位ビッ
ト３０から最上位ビット３１までの８ビットで構成され
る。データ用ＲＡＭ１のアドレス“０”の８ビットデー
タに対する１ビットパリティを、パリティ用ＲＡＭ２の
アドレス“０”の最下位ビット３０に格納する。続くデ
ータ用ＲＡＭ１のアドレス“１”のデータに対するパリ
ティビットをパリティ用ＲＡＭ２のアドレス“０”の最
下位ビット３０の次の２番目のビットに格納し、さら
に、データ用ＲＡＭ１のアドレス“２”のデータに対す
るパリティビットを３番目のビットに格納するというよ
うに、データ用ＲＡＭ１のアドレス“０”，“１”，
“２”，……，“７”のデータに対するパリティビット
について、パリティ用ＲＡＭ２のアドレス“０”の最下
位ビット３０から最上位ビット３１までの８ビットに順
次格納していくと、最終的にデータ用ＲＡＭ１のアドレ
ス“ＦＦＦＦ”のデータに対するパリティビットは、パ
リティ用ＲＡＭ２のアドレス“１ＦＦＦ”の最上位ビッ
トに格納される。

【００１２】次に、動作を説明する。

【００１３】最初に、図３に示すデータ用ＲＡＭ１にデ
ータを書き込むときの動作について説明する。

【００１４】データ用ＲＡＭ１にデータを書き込むため
に、１６ビットで構成されるアドレス入力信号１３がＣ
ＰＵ９からデータ用ＲＡＭ１に入力されると、データ用
ＲＡＭ１内では、図３に示すアドレス“０”番地からア
ドレス“ＦＦＦＦ”番地までのアドレスの中からアドレ
ス入力信号１３によって指定される、データを格納する
ためのデータ用ＲＡＭ１のアドレスがアクセスされる。
このとき同時に、パリティ用ＲＡＭ２にアドレス入力信
号１３の上位１３ビットで構成されるアドレス入力信号
が入力され、このアドレス入力信号によって、上記デー
タに付加されるパリティビットを格納するためのパリテ
ィ用ＲＡＭ２上のアドレスが、アドレス“０”番地から
アドレス“１ＦＦＦ”番地までのアドレスの中から指定
されアクセスされる。また、同時に、デコーダ７にはア
ドレス入力信号１３の下位３ビットが入力される。

【００１５】一方、ＣＰＵ９からは、８ビットのデータ
であるデータ入力信号１４がデータ用ＲＡＭ１に入力さ
れる。つづいて、データ用ＲＡＭ書き込み信号８がＣＰ
Ｕ９からデータ用ＲＡＭ１に入力されると、データ用Ｒ
ＡＭ１に対する書き込み指定が行われ、データ用ＲＡＭ
１のアドレス入力信号１３により指定されたアドレスに
データ入力信号１４が書き込まれる。また、同時に、パ
リティジェネレータ３にも、データ入力信号１４が入力
されるので、パリティジェネレータ３は、入力された８
ビットからなるデータに対するパリティを演算し、パリ
ティビットを生成して８ビットのデータバス２３を介し
てゲート付バッファ３２へ出力する。

【００１６】次に、ＣＰＵ９からは、パリティ用ＲＡＭ
読み出し信号１１がパリティ用ＲＡＭ２に入力される。
このとき既に、上記データに付加されるパリティビット
を格納するために、パリティ用ＲＡＭ２には、アドレス
入力信号１３の上位１３ビットが入力されて、このアド
レス入力信号１３の上位１３ビットによって構成される
アドレス入力信号によってＣＰＵ９から指定されたパリ
ティ用ＲＡＭ２上のアドレスがアクセスされているの
で、上記のパリティ用ＲＡＭ読み出し信号１１の入力に
よって、アクセスされた上記アドレスの最下位ビット３
０から最上位ビット３１までの８ビットが読み出されて
ゲート付バッファ３３に出力される。

【００１７】一方、デコーダ７では、入力されたアドレ
ス入力信号１３の下位３ビットによって構成されるアド
レス入力信号をデコードし、その結果に従って、パリテ
ィ用ＲＡＭ２から読み出されて、ゲート付バッファ３３
に出力された８ビットの中のどのビットの位置が、デー
タ用ＲＡＭ１に格納されたデータに付加されるパリティ
ビットの格納位置なのかを示すために、８ビットに対応
した８本の出力線を有し、８本の出力線のうち、パリテ
ィビット１２の格納位置に該当する１本の出力線の論理
値を反転させる。この８本の出力線は、バス幅８ビット
のデータバス２２を構成し、ゲート付バッファ３２およ
びゲート付バッファ３３へ接続され、どの出力線の論理
値が反転するかで、ゲート付バッファ３３に出力された
８ビットの中のどのビットの位置が、パリティビットの
格納位置なのかをゲート付バッファ３２およびゲート付
バッファ３３へ通知する。

【００１８】ゲート付バッファ３２は、デコーダ７から
のデータバス２２を構成する８本の出力線に接続され、
そのうちの１本の出力線の論理値がデコーダ７により反
転されることにより、パリティビットの格納位置がゲー
ト付バッファ３３に出力された８ビットの中のどのビッ
トの位置に該当するかがデコーダ７から示される。従っ
て、ゲート付バッファ３２は、上記論理値の反転が生じ
た出力線の位置に対応した、パリティ用ＲＡＭ２への８
ビットの書き込みバスであるデータバス２４を構成する
８本の出力線のうちの１本を選択し、この出力線に接続
されたゲートをオンに制御し、パリティジェネレータ３
から出力され、内蔵のバッファに保持したパリティビッ
ト１２を、ゲートがオンに制御された出力線に送出す
る。

【００１９】ゲート付バッファ３３は、デコーダ７から
示されたパリティビットの格納位置に対応した、パリテ
ィ用ＲＡＭ２への書き込みバスであるデータバス２４を
構成する８本の出力線のうちの１本を除く他の７本の出
力線に、パリティ用ＲＡＭ２から読み出され、内蔵のバ
ッファに保持していた、上記パリティビットの格納位置
に対応したビットを除く他のビットをそのまま送出する
ため、上記７本の出力線に接続されたゲートをオンに制
御する。

【００２０】次に、ＣＰＵ９からは、パリティ用ＲＡＭ
読み出し解除信号１５がパリティ用ＲＡＭ２に入力さ
れ、パリティ用ＲＡＭ２に対する読み出し指定の解除が
行われる。

【００２１】次に、ＣＰＵ９からは、パリティ用ＲＡＭ
書き込み信号１０がパリティ用ＲＡＭ２に入力され、パ
リティ用ＲＡＭ２に対する書き込み指定の設定が行われ
る。パリティ用ＲＡＭ２には、ゲート付バッファ３２お
よびゲート付バッファ３３からの出力が、先の読み出し
動作時にアクセスした同じアドレスの最下位ビット３０
から最上位ビット３１までに書き込まれる。

【００２２】最後に、ＣＰＵ９から、パリティ用ＲＡＭ
２に対して、パリティ用ＲＡＭ書き込み解除信号１６が
送出され、また、データ用ＲＡＭ１に対して、データ用
ＲＡＭ書き込み解除信号１７が送出されて、パリティ用
ＲＡＭ２およびデータ用ＲＡＭ１の書き込み指定が解除
されることで、データ用ＲＡＭ１へのデータ書き込み時
のパリティビットの記憶動作が終了する。

【００２３】なお、データを読み出すときには、ＣＰＵ
９から指示されたデータ用ＲＡＭ１のアドレスにアクセ
スが行われ、そのアドレスに格納されているデータを読
み出すとともに、パリティ用ＲＡＭ２に格納されてい
る、そのデータのパリティビットが格納されているアド
レスにもアクセスし、そのアドレスに格納されている複
数のパリティビットを読み出し、読み出した複数のパリ
ティビットの中から上記のデータに該当するパリティビ
ットを選択することにより、読み出し時のパリティチェ
ックが行われるが、詳細については説明を省略する。

【００２４】

【発明が解決しようとする課題】上述した従来のパリテ
ィビット書き込み方式では、パリティ用ＲＡＭの一つの
アドレスには複数のデータに付加されたパリティビット
を格納できるようになっていて、パリティ生成時に、デ
ータ用ＲＡＭへ書き込むデータに対する１ビットのパリ
ティビットをパリティ用ＲＡＭに格納するために、パリ
ティ用ＲＡＭから一旦そのアドレスの全てのビットを読
み出して保持し、保持された複数ビットのうち、書き込
みたいパリティビットの位置を選択し、選択された位置
のビットを書き込みたいパリティビットで置き換えてか
らパリティ用ＲＡＭの元のアドレスに書き込むようにし
ている。このため、パリティ用ＲＡＭから読み出したビ
ットの保持、および保持されたビットの書き込みたいパ
リティビットでの置き換えのために必要なバッファ回路
およびゲート回路などが必要となり、それだけ回路が複
雑となってしまうという欠点を有している。

【００２５】本発明の目的は、パリティ用ＲＡＭから読
み出したビットを一時保持しパリティビットを挿入する
ための回路を簡単にするパリティビット書き込み方式を
提供することにある。

【００２６】

【課題を解決するための手段】本発明のパリティビット
書き込み方式は、データが格納される第１の記憶手段
と、前記データのパリティビットが格納される、ｎ（ｎ
は１より大きい正の整数）ビットの第２の記憶手段とを
備え、前記第１の記憶手段に順次格納した前記データの
パリティビットを前記第２の記憶手段の同一のアドレス
にｎ個まで格納できるように構成し、新しい前記データ
を前記第１の記憶手段に格納する都度、新しい前記デー
タに付加するパリティビットの格納先である、前記第２
の記憶手段のアドレスから読み出した、前記アドレスの
格納内容であるｎビットの論理的内容に対応する電位を
ｎ個のコンデンサに保持し、新しく前記第１の記憶手段
に格納されたデータに付加されるパリティビットが生成
されたとき、前記パリティビットの格納位置に該当す
る、前記ｎ個のコンデンサの中の１個のコンデンサを選
択し、前記コンデンサが保持している電位を、新しい前
記データに対して生成された前記パリティビットの論理
的内容に対応する電位で置換した後、前記ｎ個のコンデ
ンサの保持する電位を、先に前記第２の記憶手段から前
記ｎ個のコンデンサに読み出しが行われたときの元のア
ドレスに書き込むようにしたことを特徴として構成され
る。

【００２７】また、本発明のパリティビット書き込み方
式は、（Ａ）データが格納される第１の記憶手段、（Ｂ）一つのアドレスにｎ（ｎは１より大きい正の整
数）ビットの格納が可能で、前記データに付加されるパ
リティビットが、発生順に前記アドレスにｎビットずつ
順次格納される第２の記憶手段、（Ｃ）前記第１の記憶手段に格納されるデータに対する
パリティを演算して前記パリティビットを生成し出力す
るパリティジェネレータ、（Ｄ）前記第１の記憶手段の第１のアドレスに格納され
た前記データに付加される前記パリティビットの前記第
２の記憶手段上での格納位置が、前記第１のアドレスに
対応して定まる、前記第２の記憶手段上の第２のアドレ
スの、前記ｎビットのうちの何番目のビットに該当する
位置であるかを示すパリティビット挿入位置指示手段、（Ｅ）前記データの前記第１の記憶手段への書き込み時
に、前記第２の記憶手段の第２のアドレスから読み出さ
れた前記ｎビットの論理的内容に対応する電位を、前記
ｎビットの順番に対応して保持するパリティデータ保持
手段、（Ｆ）前記パリティビットを前記ｎビットに挿入するた
め、前記ｎビットの配列の順番に対応して設けられてい
るｎ個のコンデンサの中から、前記パリティビット挿入
位置指示手段からの出力に基づき、前記パリティビット
の格納位置に対応する、前記ｎビットのうちの１ビット
に対応した１個のコンデンサを選択し、選択された前記
コンデンサの保持している電位を、前記パリティジェネ
レータから出力されたパリティビットの論理的内容に対
応する電位で置換するパリティビット挿入手段、（Ｇ）前記パリティビット挿入手段による、選択された
前記コンデンサの保持している電位の置換後、前記ｎ個
のコンデンサの保持する電位を、先に読み出しが行われ
たときの前記第２の記憶手段の元のアドレスに書き込む
制御手段、を備えたことを特徴として構成される。

【００２８】また、本発明のパリティビット書き込み方
式は、前記第１の記憶手段および第２の記憶手段はそれ
ぞれランダムアクセスメモリであることを特徴として構
成される。

【００２９】また、本発明のパリティビット書き込み方
式は、前記パリティビット挿入位置指示手段はデコーダ
で構成されることを特徴として構成される。

【００３０】また、本発明のパリティビット書き込み方
式は、前記パリティデータ保持手段はｎ個のコンデンサ
で構成されることを特徴として構成される。

【００３１】また、本発明のパリティビット書き込み方
式は、前記パリティビット挿入位置指示手段は、前記パ
リティビットの第２のアドレスでの格納位置が、前記ｎ
ビットのうちの何番目のビットに該当する位置であるか
を示すために、前記ｎビットに対応したｎ本の出力線を
有し、前記ｎ本の出力線のうち、前記パリティビットの
格納位置に該当する１本の出力線の論理値を反転させる
ことを特徴として構成される。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３３】図１は、本発明のパリティビット書き込み
方式の実施の一形態を示すブロック図である。

【００３４】図１に示すパリティビット書き込み方式
は、図２に示したパリティビット書き込み方式と同じデ
ータ用ＲＡＭ１とパリティ用ＲＡＭ２とを使用してい
る。図１に示すパリティビット書き込み方式と図２に示
したパリティビット書き込み方式との違いは、図２に示
したパリティビット書き込み方式に設けられていた、パ
リティ用ＲＡＭ２から読み出された８ビットのうちの１
ビットの内容をパリティジェネレータ３から出力された
パリティビットで置き換えるための回路であるゲート付
バッファ３２およびゲート付バッファ３３の代りに、図
１に示すパリティビット書き込み方式では、ゲート付バ
ッファ６と複数のコンデンサを有したパリティデータ保
持部５とが設けられていることである。

【００３５】図１に示す本実施の形態のパリティビット
書き込み方式は、ＣＰＵ９と、バス幅が１６ビットのア
ドレスバス１８ａとバス幅が８ビットのデータバス１９
とでＣＰＵ９に接続され、ＣＰＵ９から出力されるデー
タを格納する、１アドレス８ビットのデータ用ＲＡＭ１
と、バス幅が１６ビットのアドレスバス１８ａから分岐
されたバス幅が１３ビットのアドレスバス１８ｂに接続
され、データ用ＲＡＭ１に格納されたデータに付加され
たパリティビットを格納する、１アドレス８ビットのパ
リティ用ＲＡＭ２と、バス幅が８ビットのデータバス１
９に接続され、データ用ＲＡＭ１に書き込むデータに対
するパリティ演算を行い、パリティビットを生成し出力
するパリティジェネレータ３と、アドレスバス１８ａか
ら分岐された１３ビットのアドレスバス１８ｂの延長部
分であるバス幅が３ビットのアドレスバス１８ｃに接続
され、パリティ用ＲＡＭ２から読み出された８ビットの
中のどのビットの位置が、データ用ＲＡＭ１に格納され
たデータに付加されるパリティビットの格納位置なのか
を示すために、出力側に接続されたバス幅８ビットのデ
ータバス２２を構成する８本の出力線のうち、パリティ
ビット１２の格納位置に該当する１本の出力線の論理値
を反転させるデコーダ７と、パリティ用ＲＡＭ２の指定
されたアドレスから読み出された８ビットに対応した、
データバス３６を構成する８本の出力線を有し、かつそ
れぞれの出力線はオン・オフを行うゲート回路を有し、
デコーダ７からの出力に基づき、パリティ用ＲＡＭ２の
指定されたアドレスから読み出された８ビットのうち、
デコーダ７から示されたパリティビット１２の格納位置
に対応した、パリティ用ＲＡＭ２へ接続されるデータバ
ス３５を構成する８本の出力線のうちの１本を選択し、
この出力線に接続されたゲートをオンに制御し、パリテ
ィジェネレータ３から出力されて内蔵のバッファに保持
していたパリティビット１２を、ゲートがオンに制御さ
れた出力線に送出するゲート付バッファ６と、データバ
ス３５を構成する８本の入出力線を介してパリティ用Ｒ
ＡＭ２から読み出された８ビットの論理的内容を示す電
位を保持する８個の、一端が接地され他端がゲート付バ
ッファ６の出力線に接続されたコンデンサ４ａ〜４ｈを
有したパリティデータ保持部５とから構成される。

【００３６】次に、動作を説明する。

【００３７】図１に示すデータ用ＲＡＭ１へのデータの
書き込み動作について説明する。

【００３８】データ用ＲＡＭ１にデータを格納し、パリ
ティ用ＲＡＭ２にパリティビットを書き込むために、Ｃ
ＰＵ９から、アドレス入力信号１３、データ入力信号１
４、データ用ＲＡＭ書き込み信号８およびデータ用ＲＡ
Ｍ書き込み解除信号１７がデータ用ＲＡＭ１に入力さ
れ、また、パリティ用ＲＡＭ書き込み信号１０、パリテ
ィ用ＲＡＭ読み出し信号１１、パリティ用ＲＡＭ読み出
し解除信号１５およびパリティ用ＲＡＭ書き込み解除信
号１６がパリティ用ＲＡＭ２に入力されるが、それぞれ
の信号によるデータ用ＲＡＭ１およびパリティ用ＲＡＭ
２の動作は、図２に示したパリティビット書き込み方式
と同じである。また、データ用ＲＡＭ１にデータが格納
され、さらに、データ用ＲＡＭ１に格納されたデータに
付加するパリティビットをパリティ用ＲＡＭ２に書き込
むため、パリティ用ＲＡＭ２からは、データ用ＲＡＭ１
に格納されたデータに付加するパリティビットを格納す
るためのパリティ用ＲＡＭ２上のアドレスから、そのア
ドレスの全てのビットの状態を読み出すまでの動作は、
図２に示したパリティビット書き込み方式と同じであ
る。従って、ここでは、図２のパリティビット書き込み
方式と同じ動作の部分を省略して説明する。

【００３９】次に、ＣＰＵ９からデータ用ＲＡＭ１にデ
ータ入力信号１４が入力されるところから詳細説明を行
う。

【００４０】ＣＰＵ９からデータ用ＲＡＭ１にデータ入
力信号１４が入力されると、パリティジェネレータ３
も、データ用ＲＡＭ１に入力された８ビットからなるデ
ータに対するパリティビットを生成し、ゲート付バッフ
ァ６へ出力する。また、ＣＰＵ９からは、パリティ用Ｒ
ＡＭ読み出し信号１１がパリティ用ＲＡＭ２に入力さ
れ、パリティ用ＲＡＭ２に読み出し指定が行われるが、
このとき既に、データに付加されるパリティビットを格
納するために、パリティ用ＲＡＭ２には、アドレス入力
信号１３の上位１３ビットが入力されて、このアドレス
入力信号１３の上位１３ビットによって構成されるアド
レス入力信号によってＣＰＵ９から指定されたパリティ
用ＲＡＭ２上のアドレスがアクセスされているので、読
み出し指定が行われたことによって、アクセスされた上
記アドレスの８ビットの記憶内容が読み出されてデータ
バス３５を構成する８本の入出力線を介してパリティデ
ータ保持部５に出力される。パリティデータ保持部５に
は、上記パリティ用ＲＡＭ２から読み出された８ビット
に対応する８個のビット保持用のコンデンサ４ａ〜４ｈ
が設けられているので、パリティ用ＲＡＭ２から読み出
され出力された８ビット分の記憶内容は、８個のコンデ
ンサ４ａ〜４ｈが８ビット分の記憶内容を分担して記憶
保持する。すなわち、１個のコンデンサが１ビットの記
憶内容を保持する。

【００４１】また、デコーダ７では、入力されたアドレ
ス入力信号１３の下位３ビットによって構成されるアド
レス入力信号をデコードし、その結果に従って、パリテ
ィ用ＲＡＭ２から読み出されて、パリティデータ保持部
５に出力された８ビットの中のどのビットの位置が、デ
ータ用ＲＡＭ１に格納されたデータに付加されるパリテ
ィビットの格納位置なのかを示すために、８ビットに対
応した８本の出力線を有し、８本の出力線のうち、パリ
ティビット１２の格納位置に該当する１本の出力線の論
理値を反転させる。この８本の出力線は、バス幅８ビッ
トのデータバス２２を構成し、ゲート付バッファ６へ接
続され、どの出力線の論理値が反転するかで、ゲート付
バッファ６に出力された８ビットの中のどのビットの位
置が、パリティビットの格納位置なのかをゲート付バッ
ファ６へ通知する。

【００４２】ゲート付バッファ６では、既にパリティジ
ェネレータ３から、データ用ＲＡＭ１に書き込まれた８
ビットデータに対するパリティビットを出力され保持し
ているので、デコーダ７からの出力が指定するパリティ
ビットの格納位置に対応しているゲートを制御して、上
記パリティビットを、制御されたゲートを介してパリテ
ィデータ保持部５内のコンデンサ４ａ〜４ｈに接続され
た出力線のうちの、デコーダ７の出力に指定された出力
線へ出力する。なお、上記ゲートの制御は、制御された
ゲートが接続されている出力線がゲートの制御によりオ
ンになり、その他の制御されないゲートに接続された、
出力線がオフになるように構成される。従って、ゲート
制御信号が指定するパリティビットの格納位置に対応し
ている、パリティデータ保持部５内のコンデンサの保持
している電位は、パリティビットの値に対応した電位状
態で維持される。また、他のコンデンサの保持している
電位はそれまでの電位を保持する。

【００４３】例えば、パリティデータの値が“１”の状
態のときパリティデータ保持部５内のコンデンサの保持
している電位が高電位で、パリティデータの値が“０”
の状態のとき低電位であるものとした場合、また、これ
までパリティビットを格納していないアドレス（この場
合、このアドレスの８ビットの全ての値は“０”）にパ
リティビットを格納する場合を考えたときは、これまで
パリティビットを格納していないアドレスの８ビットの
値に対応して、最初上記アドレスからコンデンサに読み
出された状態ではパリティデータ保持部５内のコンデン
サ４ａ〜４ｈの電位は全て低電位となり、上記のゲート
の制御によりパリティデータ保持部５にゲート付バッフ
ァ６から出力された状態では、パリティビットが“１”
ならば、そのゲートに接続されたコンデンサの電位のみ
がパリティビットの値“１”に対応して高電位に移行し
て維持され、パリティビットが“０”ならば、そのゲー
トに接続されたコンデンサの電位はパリティビットの値
“０”に対応して低電位のままで維持される。

【００４４】次に、ＣＰＵ９からは、パリティ用ＲＡＭ
読み出し解除信号１５がパリティ用ＲＡＭ２に入力さ
れ、読み出し指定の解除が行われる。この後で、ＣＰＵ
９からは、パリティ用ＲＡＭ書き込み信号１０がパリテ
ィ用ＲＡＭ２に入力され、パリティ用ＲＡＭ２に書き込
み指定の設定が行われると、パリティ用ＲＡＭ２の、先
の読み出し動作時にアクセスが行われた同じアドレス
に、データバス３５を構成する８本の入出力線を介して
パリティデータ保持部５の各コンデンサの電位状態が書
き込まれる。

【００４５】この後で、ＣＰＵ９から、パリティ用ＲＡ
Ｍ２に対して、パリティ用ＲＡＭ書き込み解除信号１６
が送出され、また、データ用ＲＡＭ１に対して、データ
用ＲＡＭ書き込み解除信号１７が送出されて、パリティ
用ＲＡＭ２およびデータ用ＲＡＭ１の書き込み指定が解
除されデータ用ＲＡＭ１へのデータ書き込み時のパリテ
ィビットの記憶動作が終了する動作は、図２と同様であ
る。

【００４６】なお、データ用ＲＡＭ１に格納されている
データを置み出す場合の動作については、上記パリティ
データ保持部５内のコンデンサ４ａ〜４ｈの電位を読み
出すことにより可能であり、どのコンデンサの電位を読
むべきかの選択動作は従来技術と同様に行われる。

【００４７】また、上記の説明では、パリティ用ＲＡＭ
２が１アドレス８ビットのＲＡＭにより構成することで
説明したが、８ビットのＲＡＭとは限らず、１アドレス
ｎ（ｎは１より大きい正の整数）ビットのＲＡＭで構成
することができる。

【００４８】

【発明の効果】以上説明したように、本発明のパリティ
ビット書き込み方式は、パリティ用ＲＡＭから読み出し
たビットを一時保持するための回路手段として、読み出
したビット数に対応する数のコンデンサを設けたことに
より、パリティ用ＲＡＭから読み出したビットを一時保
持するとともに保持したビットを生成したパリティビッ
トで置き換えるための回路を従来の回路より簡単にする
ことができるという効果を有している。

【図面の簡単な説明】

【図１】本発明のパリティビット書き込み方式の実施の
一形態を示すブロック図である。

【図２】従来のパリティビット書き込み方式の構成を示
すブロック図である。

【図３】図１および図２に示すパリティ用ＲＡＭ内のパ
リティビットの格納状態を示す説明図である。

【符号の説明】

１データ用ＲＡＭ２パリティ用ＲＡＭ３パリティジェネレータ４ａ〜４ｈコンデンサ５パリティデータ保持部６ゲート付バッファ７デコーダ８データ用ＲＡＭ書き込み信号９ＣＰＵ１０パリティ用ＲＡＭ書き込み信号１１パリティ用ＲＡＭ読み出し信号１２パリティビット１３アドレス入力信号１４データ入力信号１５パリティ用ＲＡＭ読み出し解除信号１６パリティ用ＲＡＭ書き込み解除信号１７データ用ＲＡＭ書き込み解除信号１８ａ〜１８ｃアドレスバス１９データバス２２〜２５データバス２６，２７アドレス３２，３３ゲート付バッファ３５，３６データバス

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/10 G06F 12/16

Claims

(57)【特許請求の範囲】

【請求項１】データが格納される第１の記憶手段と、
前記データのパリティビットが格納される、ｎ（ｎは１
より大きい正の整数）ビットの第２の記憶手段とを備
え、前記第１の記憶手段に順次格納した前記データのパ
リティビットを前記第２の記憶手段の同一のアドレスに
ｎ個まで格納できるように構成し、新しい前記データを
前記第１の記憶手段に格納する都度、新しい前記データ
に付加するパリティビットの格納先である、前記第２の
記憶手段のアドレスから読み出した、前記アドレスの格
納内容であるｎビットの論理的内容に対応する電位をｎ
個のコンデンサに保持し、新しく前記第１の記憶手段に
格納されたデータに付加されるパリティビットが生成さ
れたとき、前記パリティビットの格納位置に該当する、
前記ｎ個のコンデンサの中の１個のコンデンサを選択
し、前記コンデンサが保持している電位を、新しい前記
データに対して生成された前記パリティビットの論理的
内容に対応する電位で置換した後、前記ｎ個のコンデン
サの保持する電位を、先に前記第２の記憶手段から前記
ｎ個のコンデンサに読み出しが行われたときの元のアド
レスに書き込むようにしたことを特徴とするパリティビ
ット書き込み方式。
【請求項２】（Ａ）データが格納される第１の記憶手
段、（Ｂ）一つのアドレスにｎ（ｎは１より大きい正の整
数）ビットの格納が可能で、前記データに付加されるパ
リティビットが、発生順に前記アドレスにｎビットずつ
順次格納される第２の記憶手段、（Ｃ）前記第１の記憶手段に格納されるデータに対する
パリティを演算して前記パリティビットを生成し出力す
るパリティジェネレータ、（Ｄ）前記第１の記憶手段の第１のアドレスに格納され
た前記データに付加される前記パリティビットの前記第
２の記憶手段上での格納位置が、前記第１のアドレスに
対応して定まる、前記第２の記憶手段上の第２のアドレ
スの、前記ｎビットのうちの何番目のビットに該当する
位置であるかを示すパリティビット挿入位置指示手段、（Ｅ）前記データの前記第１の記憶手段への書き込み時
に、前記第２の記憶手段の第２のアドレスから読み出さ
れた前記ｎビットの論理的内容に対応する電位を、前記
ｎビットの順番に対応して保持するパリティデータ保持
手段、（Ｆ）前記パリティビットを前記ｎビットに挿入するた
め、前記ｎビットの配列の順番に対応して設けられてい
るｎ個のコンデンサの中から、前記パリティビット挿入
位置指示手段からの出力に基づき、前記パリティビット
の格納位置に対応する、前記ｎビットのうちの１ビット
に対応した１個のコンデンサを選択し、選択された前記
コンデンサの保持している電位を、前記パリティジェネ
レータから出力されたパリティビットの論理的内容に対
応する電位で置換するパリティビット挿入手段、（Ｇ）前記パリティビット挿入手段による、選択された
前記コンデンサの保持している電位の置換後、前記ｎ個
のコンデンサの保持する電位を、先に読み出しが行われ
たときの前記第２の記憶手段の元のアドレスに書き込む
制御手段、を備えたことを特徴とするパリティビット書
き込み方式。
【請求項３】請求項１および請求項２に記載のパリテ
ィビット書き込み方式において、前記第１の記憶手段お
よび第２の記憶手段はそれぞれランダムアクセスメモリ
であることを特徴とするパリティビット書き込み方式。
【請求項４】請求項２に記載のパリティビット書き込
み方式において、前記パリティビット挿入位置指示手段
はデコーダで構成されることを特徴とするパリティビッ
ト書き込み方式。
【請求項５】請求項２に記載のパリティビット書き込
み方式において、前記パリティデータ保持手段はｎ個の
コンデンサで構成されることを特徴とするパリティビッ
ト書き込み方式。
【請求項６】請求項２記載のパリティビット書き込み
方式において、前記パリティビット挿入位置指示手段
は、前記パリティビットの第２のアドレスでの格納位置
が、前記ｎビットのうちの何番目のビットに該当する位
置であるかを示すために、前記ｎビットに対応したｎ本
の出力線を有し、前記ｎ本の出力線のうち、前記パリテ
ィビットの格納位置に該当する１本の出力線の論理値を
反転させることを特徴とするパリティビット書き込み方
式。