JPH0421221B2 - - Google Patents
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- Publication number
- JPH0421221B2 JPH0421221B2 JP57213677A JP21367782A JPH0421221B2 JP H0421221 B2 JPH0421221 B2 JP H0421221B2 JP 57213677 A JP57213677 A JP 57213677A JP 21367782 A JP21367782 A JP 21367782A JP H0421221 B2 JPH0421221 B2 JP H0421221B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- word
- image memory
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007246 mechanism Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ワード・モードの読み書きが指定さ
れた場合にはワード・データをそのまゝ読み書き
し、バイト・モードの書きが指定された場合には
バイト・データに偶数パリテイ・ビツトを付加し
て書込み、バイト・モードの読みが指定された場
合にはパリテイ・チエツクを行うようにした画像
メモリのパリテイ・チエツク方式に関するもので
ある。
れた場合にはワード・データをそのまゝ読み書き
し、バイト・モードの書きが指定された場合には
バイト・データに偶数パリテイ・ビツトを付加し
て書込み、バイト・モードの読みが指定された場
合にはパリテイ・チエツクを行うようにした画像
メモリのパリテイ・チエツク方式に関するもので
ある。
デイスプレイ装置の画像メモリは１ビツト程度
の誤りがあつても認識には支障をきたすことが少
ないのでパリテイ・チエツクの必要はないが、画
像メモリの空スペースに文字コードなどのデータ
を格納する場合にはそのデータの厳重なチエツク
が必要である。従来、この目的のためには、同一
内容を２つのアドレスへ書込み、読み出し時に比
較する方法があり、また、画像メモリ全体にパリ
テイ・ビツトを付加する方法があつた。しかし、
前者は多くのアクセス回数を必要とし、また後者
はメモリ増加によるコスト・アツプおよびパリテ
イ・チエツクのイネーブル／デイスエイブル制御
が必要であつた。
の誤りがあつても認識には支障をきたすことが少
ないのでパリテイ・チエツクの必要はないが、画
像メモリの空スペースに文字コードなどのデータ
を格納する場合にはそのデータの厳重なチエツク
が必要である。従来、この目的のためには、同一
内容を２つのアドレスへ書込み、読み出し時に比
較する方法があり、また、画像メモリ全体にパリ
テイ・ビツトを付加する方法があつた。しかし、
前者は多くのアクセス回数を必要とし、また後者
はメモリ増加によるコスト・アツプおよびパリテ
イ・チエツクのイネーブル／デイスエイブル制御
が必要であつた。
本発明は、上記の考察に基づくものであつて、
空スペースに文字コードなどのデータを格納した
画像メモリにおいて、空スペースのデータの信頼
性を向上できること、アクセス回数を減少できる
こと及びメモリのテストが容易なこと等の特徴を
有する画像メモリのパリテイ・チエツク方式を提
供することを目的としている。
空スペースに文字コードなどのデータを格納した
画像メモリにおいて、空スペースのデータの信頼
性を向上できること、アクセス回数を減少できる
こと及びメモリのテストが容易なこと等の特徴を
有する画像メモリのパリテイ・チエツク方式を提
供することを目的としている。
そしてそのため、本発明の画像メモリのパリテ
イ・チエツク方式は、 イメージ・データが書き込まれる番地と、パリ
テイ・ビツトが付加される１バイトのデータが書
き込まれる番地とを持つ画像メモリ３と、 ビツト位置が予め割り付けられている信号線の
複数個より成るライト・データ線Ｂ０〜Ｂ１５
と、 パリテイ書込選択機構４，６，７，８と、 ワード・アクセスかバイト・アクセスかを指定
するアクセス制御信号線（WORD）と ビツト位置が予め割り付けられている信号線の
複数個よりなるリード・データ線Ｂ０〜Ｂ１５
と、 パリテイ・チエツク選択機構５，９と、 を具備し、 特定のビツト位置Ｂ１５のライト・データ線を
除くライト・データ線Ｂ０〜Ｂ１４のそれぞれ
は、画像メモリ３の対応するビツト位置のデータ
入力端子に接続され、 パリテイ書込選択機構４，６，７，８の出力
は、画像メモリ３の特定のビツト位置Ｂ１５に対
応するデータ入力端子に接続され、 リード・データ線Ｂ０〜Ｂ１５のそれぞれは、
画像メモリ３の対応するビツト位置のデータ出力
端子に接続され、 パリテイ書込選択機構４，６，７，８は、アク
セス制御信号線（WORD）の信号がワード・ア
クセスを示している場合には、ライト・データ線
（Ｂ０〜Ｂ１５）における特定のビツト位置Ｂ１
５に対応する信号線の信号を出力し、アクセス制
御信号線（WORD）の信号がバイト・アクセス
を示している場合には、ライト・データ線（Ｂ０
〜Ｂ１５）における所定のビツト範囲（Ｂ０〜Ｂ
７）に対応する８本の信号線の信号に対する偶数
パリテイを出力するように構成され、 パリテイ・チエツク選択機構５，９は、アクセ
ス制御信号線（WORD）の信号がワード・アク
セスを示している場合には、パリテイ・エラーな
しを示す信号を出力しアクセス制御信号線
（WORD）の信号がバイト・アクセスを示してい
る場合には、リード・データ線Ｂ０〜Ｂ１５の内
における所定のビツト範囲Ｂ０〜Ｂ７に対応する
８本の信号線の信号およびリード・データ線Ｂ０
〜Ｂ１５の内における特定ビツト位置Ｂ１５に対
応する信号線の信号に対する偶数パリテイを出力
するように構成されている ことを特徴とするものである。
イ・チエツク方式は、 イメージ・データが書き込まれる番地と、パリ
テイ・ビツトが付加される１バイトのデータが書
き込まれる番地とを持つ画像メモリ３と、 ビツト位置が予め割り付けられている信号線の
複数個より成るライト・データ線Ｂ０〜Ｂ１５
と、 パリテイ書込選択機構４，６，７，８と、 ワード・アクセスかバイト・アクセスかを指定
するアクセス制御信号線（WORD）と ビツト位置が予め割り付けられている信号線の
複数個よりなるリード・データ線Ｂ０〜Ｂ１５
と、 パリテイ・チエツク選択機構５，９と、 を具備し、 特定のビツト位置Ｂ１５のライト・データ線を
除くライト・データ線Ｂ０〜Ｂ１４のそれぞれ
は、画像メモリ３の対応するビツト位置のデータ
入力端子に接続され、 パリテイ書込選択機構４，６，７，８の出力
は、画像メモリ３の特定のビツト位置Ｂ１５に対
応するデータ入力端子に接続され、 リード・データ線Ｂ０〜Ｂ１５のそれぞれは、
画像メモリ３の対応するビツト位置のデータ出力
端子に接続され、 パリテイ書込選択機構４，６，７，８は、アク
セス制御信号線（WORD）の信号がワード・ア
クセスを示している場合には、ライト・データ線
（Ｂ０〜Ｂ１５）における特定のビツト位置Ｂ１
５に対応する信号線の信号を出力し、アクセス制
御信号線（WORD）の信号がバイト・アクセス
を示している場合には、ライト・データ線（Ｂ０
〜Ｂ１５）における所定のビツト範囲（Ｂ０〜Ｂ
７）に対応する８本の信号線の信号に対する偶数
パリテイを出力するように構成され、 パリテイ・チエツク選択機構５，９は、アクセ
ス制御信号線（WORD）の信号がワード・アク
セスを示している場合には、パリテイ・エラーな
しを示す信号を出力しアクセス制御信号線
（WORD）の信号がバイト・アクセスを示してい
る場合には、リード・データ線Ｂ０〜Ｂ１５の内
における所定のビツト範囲Ｂ０〜Ｂ７に対応する
８本の信号線の信号およびリード・データ線Ｂ０
〜Ｂ１５の内における特定ビツト位置Ｂ１５に対
応する信号線の信号に対する偶数パリテイを出力
するように構成されている ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図はデイスプレイ画面および文字ドツト・
パターンを示す図、第２図は画像メモリの構成を
示す図、第３図は本発明の１実施例のブロツク図
である。
パターンを示す図、第２図は画像メモリの構成を
示す図、第３図は本発明の１実施例のブロツク図
である。
第１図において、１はデイスプレイ画面、２は
文字ドツト・パターンをそれぞれ示している。デ
イスプレイ画面は図示の例では40桁×25行のもの
であり、Ｎ文字目は「漢」という文字である。１
文字は24×26ドツトで表現されている。
文字ドツト・パターンをそれぞれ示している。デ
イスプレイ画面は図示の例では40桁×25行のもの
であり、Ｎ文字目は「漢」という文字である。１
文字は24×26ドツトで表現されている。
第２図は画像メモリの構成を示すものである。
第２図において、３は画像メモリ、＊１は文字コ
ード等の領域、＊はパリテイ・ビツトをそれぞれ
示している。文字パターンの１つの例エレメント
に対して２ワードが割当てられている。１ワード
は16ビツト（２バイト）である。画像メモリ３に
おいては、１ワードの内のビツト８ないし11は未
実装である。Ｎ番目の文字に対しては第128N番
地ないし第128N＋127番地が割当てられている。
そのうち第128N＋96番地ないし第128N＋127番
地は空スペースである。空スペースの中の領域＊
には、対応する文字ドツト・パターンの文字コー
ドや表示属性などが格納される。領域＊の中の各
バイト・データに対しては偶数パリテイ・ビツト
が付加される。文字ドツト・パターンはワード・
モードでアクセスされ、文字コードなどのデータ
はバイト・モードでアクセスされる。
第２図において、３は画像メモリ、＊１は文字コ
ード等の領域、＊はパリテイ・ビツトをそれぞれ
示している。文字パターンの１つの例エレメント
に対して２ワードが割当てられている。１ワード
は16ビツト（２バイト）である。画像メモリ３に
おいては、１ワードの内のビツト８ないし11は未
実装である。Ｎ番目の文字に対しては第128N番
地ないし第128N＋127番地が割当てられている。
そのうち第128N＋96番地ないし第128N＋127番
地は空スペースである。空スペースの中の領域＊
には、対応する文字ドツト・パターンの文字コー
ドや表示属性などが格納される。領域＊の中の各
バイト・データに対しては偶数パリテイ・ビツト
が付加される。文字ドツト・パターンはワード・
モードでアクセスされ、文字コードなどのデータ
はバイト・モードでアクセスされる。
第３図は本発明の１実施例のブロツク図であ
る。第３図において、４と５はパリテイ発生器、
６と７はNAND回路、８はOR回路、９はNOR
回路、１０はＪ−Ｋフリツプ・フロツプをそれぞ
れ示している。パリテイ発生器４，５は奇数パリ
テイを生成するものである。ワード・モードのと
きは信号WORDは論理「１」とされ、バイト・
モードのときは信号WORDは論理「０」とされ
る。
る。第３図において、４と５はパリテイ発生器、
６と７はNAND回路、８はOR回路、９はNOR
回路、１０はＪ−Ｋフリツプ・フロツプをそれぞ
れ示している。パリテイ発生器４，５は奇数パリ
テイを生成するものである。ワード・モードのと
きは信号WORDは論理「１」とされ、バイト・
モードのときは信号WORDは論理「０」とされ
る。
ワード・モードの書込みの場合、ビツト15が論
理「１」であると、信号WORDが論理「１」で
あるので、NAND回路６は論理「０」を出力す
る。NAND回路６が論理「０」を出力し、OR回
路８が論理「１」を出力するので、NAND回路
７は論理「１」を出力する。ビツト15が論理
「０」のときはNAND回路７は論理「０」を出力
する。即ち、ワード・モードの書込みの場合、書
込データ・ビツト０ないし７および12ないし15は
そのまゝ画像メモリ３に書込まれる。ワード・モ
ードの読出の場合、NOR回路９は論理「０」を
出力するのでＪ−Ｋフリツプ・フロツプ１０はセ
ツトされない。
理「１」であると、信号WORDが論理「１」で
あるので、NAND回路６は論理「０」を出力す
る。NAND回路６が論理「０」を出力し、OR回
路８が論理「１」を出力するので、NAND回路
７は論理「１」を出力する。ビツト15が論理
「０」のときはNAND回路７は論理「０」を出力
する。即ち、ワード・モードの書込みの場合、書
込データ・ビツト０ないし７および12ないし15は
そのまゝ画像メモリ３に書込まれる。ワード・モ
ードの読出の場合、NOR回路９は論理「０」を
出力するのでＪ−Ｋフリツプ・フロツプ１０はセ
ツトされない。
バイト・モードの書込みの場合、NAND回路
６は論理「１」を出力する。パリテイ発生器４が
論理「１」を出力すると、OR回路８も論理
「１」を出力する。NAND回路６が論理「１」を
出力し、OR回路８も論理「１」を出力すると、
NAND回路７は論理「０」を出力する。バイ
ト・モードの書込みのとき、パリテイ発生器４が
論理「０」を出力すると、NAND回路７は論理
「１」を出力する。即ち、画像メモリ３のビツト
15には、同一ワード内のビツト０ないし７に対す
る偶数パリテイ・ビツトが書込まれる。バイト・
モードの読出しの場合、読出しデータのビツト０
ないし７およびビツト15がパリテイ発生器５に入
力される。エラーがなければパリテイ発生器５は
論理「１」を出力し、NOR回路９は論理「０」
を出力する。したがつて、Ｊ−Ｋフリツプ・フロ
ツプ１０はセツトされない。エラーが発生してい
る場合、パリテイ発生器５は論理「０」を出力
し、NOR回路９は論理「１」を出力する。した
がつて、Ｊ−Ｋフリツプ・フロツプ１０がセツト
され、パリテイ・エラー信号が出力される。な
お、バイト・モード時も、画像メモリ自身はワー
ド単位でアクセスされる。
６は論理「１」を出力する。パリテイ発生器４が
論理「１」を出力すると、OR回路８も論理
「１」を出力する。NAND回路６が論理「１」を
出力し、OR回路８も論理「１」を出力すると、
NAND回路７は論理「０」を出力する。バイ
ト・モードの書込みのとき、パリテイ発生器４が
論理「０」を出力すると、NAND回路７は論理
「１」を出力する。即ち、画像メモリ３のビツト
15には、同一ワード内のビツト０ないし７に対す
る偶数パリテイ・ビツトが書込まれる。バイト・
モードの読出しの場合、読出しデータのビツト０
ないし７およびビツト15がパリテイ発生器５に入
力される。エラーがなければパリテイ発生器５は
論理「１」を出力し、NOR回路９は論理「０」
を出力する。したがつて、Ｊ−Ｋフリツプ・フロ
ツプ１０はセツトされない。エラーが発生してい
る場合、パリテイ発生器５は論理「０」を出力
し、NOR回路９は論理「１」を出力する。した
がつて、Ｊ−Ｋフリツプ・フロツプ１０がセツト
され、パリテイ・エラー信号が出力される。な
お、バイト・モード時も、画像メモリ自身はワー
ド単位でアクセスされる。
画像メモリ３をクリアする場合には、ワード・
モードの書込みで全領域にオール・ゼロを書込
む。領域＊１のデータに対するパリテイは偶数パ
リテイであるので、クリア後に領域＊１のデータ
をバイト・モードで読んでもパリテイ・エラーを
生じない。
モードの書込みで全領域にオール・ゼロを書込
む。領域＊１のデータに対するパリテイは偶数パ
リテイであるので、クリア後に領域＊１のデータ
をバイト・モードで読んでもパリテイ・エラーを
生じない。
以上の説明から明らかなように、本発明によれ
ば、パリテイ用のメモリを特に追加する必要がな
く、またパリテイ・チエツクのイネーブル／デイ
スエイブルがワード／バイトのモード指定によつ
て自動的に切替わるため、最小限のアクセス回数
でアクセス可能であり、更に偶数パリテイのた
め、ワード・モードの書込みによるメモリ・クリ
アでパリテイが容易に整えられるため、安価で信
頼性が高く、効率よくアクセス可能な画像メモリ
が実現できる。
ば、パリテイ用のメモリを特に追加する必要がな
く、またパリテイ・チエツクのイネーブル／デイ
スエイブルがワード／バイトのモード指定によつ
て自動的に切替わるため、最小限のアクセス回数
でアクセス可能であり、更に偶数パリテイのた
め、ワード・モードの書込みによるメモリ・クリ
アでパリテイが容易に整えられるため、安価で信
頼性が高く、効率よくアクセス可能な画像メモリ
が実現できる。
第１図はデイスプレイの画面および文字ドツ
ト・パターンを示す図、第２図は画像メモリの構
成を示す図、第３図は本発明の１実施例のブロツ
ク図である。 １……デイスプレイ画面、２……文字ドツト・
パターン、３……画像メモリ、４と５……パリテ
イ発生器、６と７……NAND回路、８……OR回
路、９……NOR回路、１０……Ｊ−Ｋフリツ
プ・フロツプ。
ト・パターンを示す図、第２図は画像メモリの構
成を示す図、第３図は本発明の１実施例のブロツ
ク図である。 １……デイスプレイ画面、２……文字ドツト・
パターン、３……画像メモリ、４と５……パリテ
イ発生器、６と７……NAND回路、８……OR回
路、９……NOR回路、１０……Ｊ−Ｋフリツ
プ・フロツプ。
Claims (1)
- 【特許請求の範囲】 １ イメージ・データが書き込まれる番地と、パ
リテイ・ビツトが付加される１バイトのデータが
書き込まれる番地とを持つ画像メモリ３と、 ビツト位置が予め割り付けられている信号線の
複数個より成るライト・データ線Ｂ０〜Ｂ１５
と、 パリテイ書込選択機構４，６，７，８と、 ワード・アクセスかバイト・アクセスかを指定
するアクセス制御信号線（WORD）と ビツト位置が予め割り付けられている信号線の
複数個よりなるリード・データ線Ｂ０〜Ｂ１５
と、 パリテイ・チエツク選択機構５，９と、 を具備し、 特定のビツト位置Ｂ１５のライト・データ線を
除くライト・データ線（Ｂ０〜Ｂ１４のそれぞれ
は、画像メモリ３の対応するビツト位置のデータ
入力端子に接続され、 パリテイ書込選択機構４，６，７，８の出力
は、画像メモリ３の特定のビツト位置Ｂ１５に対
応するデータ入力端子に接続され、 リード・データ線Ｂ０〜Ｂ１５のそれぞれは、
画像メモリ３の対応するビツト位置のデータ出力
端子に接続され、 パリテイ書込選択機構４，６，７，８は、アク
セス制御信号線（WORD）の信号がワード・ア
クセスを示している場合には、ライト・データ線
Ｂ０〜Ｂ１５における特定のビツト位置Ｂ１５に
対応する信号線の信号を出力し、アクセス制御信
号線（WORD）の信号がバイト・アクセスを示
している場合には、ライト・データ線Ｂ０〜Ｂ１
５における所定のビツト範囲Ｂ０〜Ｂ７に対応す
る８本の信号線の信号に対する偶数パリテイを出
力するように構成され、 パリテイ・チエツク選択機構５，９は、アクセ
ス制御信号線（WORD）の信号がワード・アク
セスを示している場合には、パリテイ・エラーな
しを示す信号を出力し、アクセス制御信号線
（WORD）の信号がバイト・アクセスを示してい
る場合には、リード・データ線Ｂ０〜Ｂ１５の内
における所定のビツト範囲Ｂ０〜Ｂ７に対応する
８本の信号線の信号およびリード・データ線Ｂ０
〜Ｂ１５の内における特定ビツト位置Ｂ１５に対
応する信号線の信号に対する偶数パリテイを出力
するように構成されている ことを特徴とする画像メモリのパリテイ・チエツ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213677A JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213677A JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104800A JPS59104800A (ja) | 1984-06-16 |
| JPH0421221B2 true JPH0421221B2 (ja) | 1992-04-09 |
Family
ID=16643138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213677A Granted JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104800A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278654A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | メモリ制御回路 |
| US8782326B2 (en) | 2009-04-01 | 2014-07-15 | Seiko Epson Corporation | Memory device and system including a memory device electronically connectable to a host circuit |
| JP5663843B2 (ja) | 2009-04-01 | 2015-02-04 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器、不揮発性のデータ記憶部の制御方法、ホスト回路と着脱可能な記憶装置を含むシステム |
| JP5471167B2 (ja) * | 2009-08-26 | 2014-04-16 | セイコーエプソン株式会社 | 記憶装置、及び、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
-
1982
- 1982-12-06 JP JP57213677A patent/JPS59104800A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104800A (ja) | 1984-06-16 |
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