JPS59104800A - 画像メモリのパリテイ・チエツク方式 - Google Patents
画像メモリのパリテイ・チエツク方式Info
- Publication number
- JPS59104800A JPS59104800A JP57213677A JP21367782A JPS59104800A JP S59104800 A JPS59104800 A JP S59104800A JP 57213677 A JP57213677 A JP 57213677A JP 21367782 A JP21367782 A JP 21367782A JP S59104800 A JPS59104800 A JP S59104800A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- logic
- word
- mode
- image memory
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ワード・モードの読み書きが指定された場合
にはワード・データをそのま瓦読み書きし、バイト・モ
ードの書きが指定された場合にはバイト・データに偶数
パリティ・ビラトラ付加して書込み、バイト・モードの
読みが指定された場合にはパリティ・チェック全行うよ
うにした画像メモリのパリティ・チェック方式に関する
ものである。
にはワード・データをそのま瓦読み書きし、バイト・モ
ードの書きが指定された場合にはバイト・データに偶数
パリティ・ビラトラ付加して書込み、バイト・モードの
読みが指定された場合にはパリティ・チェック全行うよ
うにした画像メモリのパリティ・チェック方式に関する
ものである。
ディスプレイ装置の画像メモリは１ビット程度の誤りが
あっても認識には支障をきたすことが少ないのでパリテ
ィ・チェックの必要はないが、画像メモリの空スペース
に文字コードなどのデータを格納する場合にはそのデー
タの厳、重なチェツノが必要である。従来、この目的の
ためには、同一内容を２つのアドレスへ書込み、読み出
し時に比較する方法があり、また、画像メモリ全体にパ
リティ・ピラトラ付加する方法があった。しかし、前者
は多（のアクセス回数を必要とし、また後者はメモリ増
加によるコスト・アップおよびパリティ・チェックのイ
ネーブル／ディスエイプル制御が必要であった。
あっても認識には支障をきたすことが少ないのでパリテ
ィ・チェックの必要はないが、画像メモリの空スペース
に文字コードなどのデータを格納する場合にはそのデー
タの厳、重なチェツノが必要である。従来、この目的の
ためには、同一内容を２つのアドレスへ書込み、読み出
し時に比較する方法があり、また、画像メモリ全体にパ
リティ・ピラトラ付加する方法があった。しかし、前者
は多（のアクセス回数を必要とし、また後者はメモリ増
加によるコスト・アップおよびパリティ・チェックのイ
ネーブル／ディスエイプル制御が必要であった。
本発明は、上記の考察に基づくものであって、空スペー
スに文字コードなどのデータを格納した画像メモリにお
いて５、空スペースのデータの信頼性を向上できること
、アクセス回数を減少できること及びメモリのテストが
容易なこと等の特徴を有する画像メモリのパリティ・チ
ェック方式を提供することを目的としている。
スに文字コードなどのデータを格納した画像メモリにお
いて５、空スペースのデータの信頼性を向上できること
、アクセス回数を減少できること及びメモリのテストが
容易なこと等の特徴を有する画像メモリのパリティ・チ
ェック方式を提供することを目的としている。
そしてそのため、本発明の画像メモリのノクリティ・チ
ェック方式は、画像メモリと鴬偶数ノくリティ・ビット
を生成するノ（リテイ発生機構と、４Ｍ数パリティによ
るパリティ・チェックを行う）くリティ・チェック機構
と、ワード・モードかノ（イト・モードかを指定するモ
ード指定手段とｔ具備し、ワード・モードの書込みの場
合には）くリテイ・ビラトラ付加することなくワード・
データ全そのま〜上記画像メモリに書込み、ワード・モ
ードの読出しの場合には画像メモリからの読出しデータ
に対してパリティ・チェックは行わず、ノ（イト・モー
ドの書込みの場合には当該）（イト・データに対して上
記パリティ発生機構によって偶数）（リテイ・ビット全
生成し、当該偶数）くリテイ・ビット全当該バイト・デ
ータに付加してこれらを上記画像メモリの同一のワード
記憶場所に書込み、ノ（イト・モードの読出しの場合に
は上記画像メモリから読出されたパリティ・ビットの付
加された）（イト・データを上記パリティ・チェック機
構で）（リティ・チェックするよう構成されていること
’（ｋ％徴とするものである。
ェック方式は、画像メモリと鴬偶数ノくリティ・ビット
を生成するノ（リテイ発生機構と、４Ｍ数パリティによ
るパリティ・チェックを行う）くリティ・チェック機構
と、ワード・モードかノ（イト・モードかを指定するモ
ード指定手段とｔ具備し、ワード・モードの書込みの場
合には）くリテイ・ビラトラ付加することなくワード・
データ全そのま〜上記画像メモリに書込み、ワード・モ
ードの読出しの場合には画像メモリからの読出しデータ
に対してパリティ・チェックは行わず、ノ（イト・モー
ドの書込みの場合には当該）（イト・データに対して上
記パリティ発生機構によって偶数）（リテイ・ビット全
生成し、当該偶数）くリテイ・ビット全当該バイト・デ
ータに付加してこれらを上記画像メモリの同一のワード
記憶場所に書込み、ノ（イト・モードの読出しの場合に
は上記画像メモリから読出されたパリティ・ビットの付
加された）（イト・データを上記パリティ・チェック機
構で）（リティ・チェックするよう構成されていること
’（ｋ％徴とするものである。
以下、本発明を図面を参照しつつ説明する。、４第１図
はディスプレイ画面および文字ドツト・パターンを示す
図、第２図は画像メモリの構成を示す図、第３図は本発
明の１実施例のブロック図である。
はディスプレイ画面および文字ドツト・パターンを示す
図、第２図は画像メモリの構成を示す図、第３図は本発
明の１実施例のブロック図である。
第１図において、１はディスプレイ画面、２は文字）゛
ット・パターンをそれぞれ示している。ディスプレイ画
面は図示の例では４０桁×２５行のものであり、Ｎ文字
目は「漢」という文字である。
ット・パターンをそれぞれ示している。ディスプレイ画
面は図示の例では４０桁×２５行のものであり、Ｎ文字
目は「漢」という文字である。
１文字は２４Ｘ２６ドツトで表現されている。
第２図は画像メモリの構成を示すものである。
第２図において、３は画像メモリ、ＸＩは文字コード等
の領域、Ｘはパリティ・ピッ）Ｔｈそれぞれ示している
。文字パターンの１つの列エレメントに対して２ワード
が割当てられている。１ワードは１６ビツト（２バイト
）である。画像メモリ３においては、１ワードの内のビ
ット８ないし１１は未実装でちる。Ｎ番目の文字に対し
ては第１２８Ｎ番地ないし第１２８Ｎ＋１２７番地が割
当てられている。そのうち第１’２８Ｎ＋９６番地ない
し第１２８Ｎ＋１２７番地は空スペースである。空スペ
ースの中の領域末には、対応する文字ドツト・パターン
の文字コードや表示属性などが格納される。領域×の中
の各バイト・データに対しては偶数パリティ・ビットが
付加される。文字ドツト・パターンはワード・モードで
アクセスされ１文字コード鴇などのデータはバイト・モ
ードでアクセスされる。
の領域、Ｘはパリティ・ピッ）Ｔｈそれぞれ示している
。文字パターンの１つの列エレメントに対して２ワード
が割当てられている。１ワードは１６ビツト（２バイト
）である。画像メモリ３においては、１ワードの内のビ
ット８ないし１１は未実装でちる。Ｎ番目の文字に対し
ては第１２８Ｎ番地ないし第１２８Ｎ＋１２７番地が割
当てられている。そのうち第１’２８Ｎ＋９６番地ない
し第１２８Ｎ＋１２７番地は空スペースである。空スペ
ースの中の領域末には、対応する文字ドツト・パターン
の文字コードや表示属性などが格納される。領域×の中
の各バイト・データに対しては偶数パリティ・ビットが
付加される。文字ドツト・パターンはワード・モードで
アクセスされ１文字コード鴇などのデータはバイト・モ
ードでアクセスされる。
第３図は本発明の１実施例のブロック図である。
第３図において、４と５はパリティ発生器、６と７はＮ
ＡＮＤ回路、８はＯＲ回路、９はＮＯＲ回路、１０はＪ
−にフリップ・フロップをそれぞれ示しするものである
。ワード・モードのときは信号ＷＯＲＤは論理「１」と
され、バイト・モードのときは信号ＷＯＲＤは論理「０
」とされる。
ＡＮＤ回路、８はＯＲ回路、９はＮＯＲ回路、１０はＪ
−にフリップ・フロップをそれぞれ示しするものである
。ワード・モードのときは信号ＷＯＲＤは論理「１」と
され、バイト・モードのときは信号ＷＯＲＤは論理「０
」とされる。
ワード・モードの書込みの場合、ビット１５が論理「１
」であると、信号ＷＯＲＤが論理「１」であるので、Ｎ
ＡＮＤ回路６は論理「０」を出力する。
」であると、信号ＷＯＲＤが論理「１」であるので、Ｎ
ＡＮＤ回路６は論理「０」を出力する。
ＮＡＮＤ回路６が論理「０」全出力し、ＯＲ回路８が論
理「１」を出力するので、ＮＡＮＤ回路７は論理「１」
を出力する。ビット１５が論理「０」のときはＮＡＮＤ
回路７は論理「０」全出力する。即ち、ワード・モード
の書込みの場合、書込データ・ビットＯないし７および
１２ないし１５ｔｊ：そのま〜画像メモリ３に書込まれ
る。ワード・モードの読出の場合、ＮＯＲ回路９は論理
「０」を出力するのでＪ −Ｋスリップ・フロップ１０
１１−ｔセットされない。
理「１」を出力するので、ＮＡＮＤ回路７は論理「１」
を出力する。ビット１５が論理「０」のときはＮＡＮＤ
回路７は論理「０」全出力する。即ち、ワード・モード
の書込みの場合、書込データ・ビットＯないし７および
１２ないし１５ｔｊ：そのま〜画像メモリ３に書込まれ
る。ワード・モードの読出の場合、ＮＯＲ回路９は論理
「０」を出力するのでＪ −Ｋスリップ・フロップ１０
１１−ｔセットされない。
バイト・モードの書込みの場合、ＮＡＮＤ回路６は論理
「１」を出力する。パリティ発生器４が論理「１」を出
力すると、ＯＲ回路８も論理「１」全出力する。ＮＡＮ
Ｄ回路６が論理「１」を出力し、ＯＲ回路８も論理「１
」を出力すると、ＮＡＮＤ回路７は論理「０」を出力す
る。バイト・モードの書込みのとき、パリティ発生器４
が論理ｒＯｊｔ−出力すると、ＮＡＮＤ回路７は論理「
１」を出力する。即ち、画像メモリ３のビット１５には
、同一ワード内のピッ）０ないし７に対する偶数パリテ
ィ・ビットが書込まれる。バイト°モードの読出しの場
合、読出しデータのビット０ないし７およびビット１５
がパリティ発生器５に入力される。
「１」を出力する。パリティ発生器４が論理「１」を出
力すると、ＯＲ回路８も論理「１」全出力する。ＮＡＮ
Ｄ回路６が論理「１」を出力し、ＯＲ回路８も論理「１
」を出力すると、ＮＡＮＤ回路７は論理「０」を出力す
る。バイト・モードの書込みのとき、パリティ発生器４
が論理ｒＯｊｔ−出力すると、ＮＡＮＤ回路７は論理「
１」を出力する。即ち、画像メモリ３のビット１５には
、同一ワード内のピッ）０ないし７に対する偶数パリテ
ィ・ビットが書込まれる。バイト°モードの読出しの場
合、読出しデータのビット０ないし７およびビット１５
がパリティ発生器５に入力される。
エラーがなければパリティ発生器５は論理「１」全出力
し、ＮＯＲ回路９は論理「０」を出力する。
し、ＮＯＲ回路９は論理「０」を出力する。
したがって、Ｊ−にフリップ・フロップ１０はセットさ
れない。エラーが発生している場合、パリティ発生器５
は論理「０」全出力し、ＮＯＲ回路９は論理「１」を出
力する。したがって、Ｊ−にフリップ・フロップ１０が
セットされ、パリティ・エラー信号が出力される。なお
、バイト・モード時も、画像メモリ自身はワード単位で
アクセスされろ。
れない。エラーが発生している場合、パリティ発生器５
は論理「０」全出力し、ＮＯＲ回路９は論理「１」を出
力する。したがって、Ｊ−にフリップ・フロップ１０が
セットされ、パリティ・エラー信号が出力される。なお
、バイト・モード時も、画像メモリ自身はワード単位で
アクセスされろ。
画像メモリ３全クリアする場合には、ワード・モードの
書込みで全領域にオール・ゼロ全書込む。
書込みで全領域にオール・ゼロ全書込む。
領域×１のデータに対するパリティは偶数パリティでお
るので、クリア後に領域＊１のデータをバイト・モード
で読んでもパリティ・エラーを生じない。
るので、クリア後に領域＊１のデータをバイト・モード
で読んでもパリティ・エラーを生じない。
以上の説明から明らかなように、本発明によれば、パリ
ティ用のメモリを特に追加する必要力りなく、またパリ
ティ・チェックのイネーブル／ディスエイプルがワード
／バイトのモード指定によって自動的に切替わるため、
最小限のアクセス回数でアクセス可能であり、更に偶数
パリティのため、ワード・モードの書込みによるメモリ
・クリアでパリティが容易に整えられるため、安価で信
頼性が高く、効率よ（アクセス可能な画像メモリが実現
できる。
ティ用のメモリを特に追加する必要力りなく、またパリ
ティ・チェックのイネーブル／ディスエイプルがワード
／バイトのモード指定によって自動的に切替わるため、
最小限のアクセス回数でアクセス可能であり、更に偶数
パリティのため、ワード・モードの書込みによるメモリ
・クリアでパリティが容易に整えられるため、安価で信
頼性が高く、効率よ（アクセス可能な画像メモリが実現
できる。
第１図はディスプレイの画面および文字ドツト・パター
ンを示す図、第２図は画像メモリの構成を示す図、第３
図は本発明の１実施例のブロック図である。 １・・・ディスプレイ画面、２・・・文字ドツト・パタ
ーン、３・・・画像メモリ、４と５・・・パリティ発生
器、６と７・・・ＮＡＮＤ回路、８・・・ＯＲ回路、９
・・・ＮＯＲ回路、１０・・・Ｊ−にフリップ・フロッ
プ。
ンを示す図、第２図は画像メモリの構成を示す図、第３
図は本発明の１実施例のブロック図である。 １・・・ディスプレイ画面、２・・・文字ドツト・パタ
ーン、３・・・画像メモリ、４と５・・・パリティ発生
器、６と７・・・ＮＡＮＤ回路、８・・・ＯＲ回路、９
・・・ＮＯＲ回路、１０・・・Ｊ−にフリップ・フロッ
プ。
Claims (1)
- 画像メモリと、偶数パリティ・ピッ）？生成するパリテ
ィ発生機構と、偶数パリティによるパリティ・チェック
全行うパリティ・チェック機構と、ワード・モードかバ
イト・モードかを指定するモード指定手段とを具備し、
ワード・モードの書込みの場合にはパリティ・ビラトラ
付加することなくワード・データをそのま工上記画像メ
モリに書込み、ワード・モードの読出しの場合には画像
メモリからの読出しデータに対してパリティ・チェック
は行わず、バイト・モードの書込みの場合には当該バイ
ト・データに対して上記パリティ発生機構によって偶数
パリティ・ピッ）１−生成し、当該偶数パリティ・ピッ
）１−当該バイト・データに付加してこれらを上記画像
メモリの同一のワード記憶場所に書込み、バイト・モー
ドの読出しの場合には上記画像メモリから読出されたパ
リティ・ビットの付加されたバイト・データを上記パリ
ティ・チェック機構でパリティ・チェックするよう構成
されていることを特徴とする画像メモリのパリティ・チ
ェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213677A JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213677A JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104800A true JPS59104800A (ja) | 1984-06-16 |
| JPH0421221B2 JPH0421221B2 (ja) | 1992-04-09 |
Family
ID=16643138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213677A Granted JPS59104800A (ja) | 1982-12-06 | 1982-12-06 | 画像メモリのパリテイ・チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104800A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278654A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | メモリ制御回路 |
| JP2011048543A (ja) * | 2009-08-26 | 2011-03-10 | Seiko Epson Corp | 記憶装置、及び、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
| US8627190B2 (en) | 2009-04-01 | 2014-01-07 | Seiko Epson Corporation | Memory device, circuit board, liquid receptacle, method of controlling a nonvolatile data memory section, and system including a memory device detachably connectable to a host circuit |
| US8782326B2 (en) | 2009-04-01 | 2014-07-15 | Seiko Epson Corporation | Memory device and system including a memory device electronically connectable to a host circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
-
1982
- 1982-12-06 JP JP57213677A patent/JPS59104800A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278654A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | メモリ制御回路 |
| US8627190B2 (en) | 2009-04-01 | 2014-01-07 | Seiko Epson Corporation | Memory device, circuit board, liquid receptacle, method of controlling a nonvolatile data memory section, and system including a memory device detachably connectable to a host circuit |
| US8782326B2 (en) | 2009-04-01 | 2014-07-15 | Seiko Epson Corporation | Memory device and system including a memory device electronically connectable to a host circuit |
| JP2011048543A (ja) * | 2009-08-26 | 2011-03-10 | Seiko Epson Corp | 記憶装置、及び、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421221B2 (ja) | 1992-04-09 |
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