JPH02310752A - メモリ素子のアドレスチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリ素子内部でのアドレスのチェックを行なうメモリ
素子のアドレスチェック方式に関し、メモリ素子の端子
数の増加なくデータの占込み時にアドレスの正常性をチ
ェックでき、信頼性を向上させることを目的とし、 アドレスドライブ素子がメモリ素子に供給するアドレス
から誤り検出符号を生成するアドレスドライブ素子内の
第１の符号生成手段と、該メモリ素子に供給されたアド
レスから誤り検出符号を生成するメモリ素子内の第２の
符号生成手段と、該メモリ素子の書込み時に該メモリ素
子のデータ出力用の端子から該第２の符号生成手段で生
成した誤り検出符号を出力する該メモリ素子内の符号出
力手段と、該符号出力手段から供給される第２の゛符号
生成手段の誤り検出符号と該第１の符号生成手段の誤り
検出符号との比較チェックを行なう該アドレスドライブ
素子内の比較手段とを有し構成する。

〔産業上の利用分野〕

本発明はメモリ素子のアドレスチェック方式に関し、メ
モリ素子内部でのアドレスのチェックを行なうメモリ素
子のアドレスチェック方式に関する。

メモリ素子は書込み用のアドレス及びデータを供給され
てデータの書込みが行なわれ、読出し用のアドレスが供
給されて、データの読出しが行なわれ、メモリ素子内部
におけるデータ及びアドレスの正常性のチェックが要望
されている。

〔従来の技術〕

従来、メモリ素子におけるデータの正常性をチェックす
る方法としてデータに誤り検出符４号を付加する方法が
あるが、メモリ素子におけるアドレスの正常性のチェッ
クはなされていなかった。

メモリ素子が１ビット単位でアクセスされ、誤り検出符
号を付加したｎビットのデータをｎ個のメモリ素子に記
憶する場合には、書込み、読出しの少なくともいずれか
一方でｎ個のメモリ素子のいずれかにおいてアドレスに
誤りが発生した場合にはｎ個のメモリ素子より読出した
ｎビットのデータの誤り検出符号により誤りが検出され
ることがある。

しかしデータの書込み時にはアドレスの正常性をチェッ
クすることができず、信頼刊が低いという問題があった
。

本発明は上記の点に鑑みなされたもので、メモリ素子の
端子数の増加なくデータの書込み時にアドレスの正常性
をチェックでき、信頼性を向上させるメモリ素子のアド
レスチェック方式を提供するとを目的とする。

〔課題を解決するための手段〕

第１図は本発明方式の原理図を示す。

同図中、アドレスドライブ素子１内の第１の符号生成手
段３は、アドレスドライブ素子１がメモリ素子２に供給
するアドレスから誤り検出符号を生成する。

メモリ素子２内の第２の符号生成手段４は、メモリ素子
２に供給されたアドレスから誤り検出符号を生成する。

符号出力手段５は、メモリ素子２の書込み時にメモリ素
子２のデータ出力用の端子から第２の符号生成手段４で
生成した誤り検出符号を出力する。

比較手段６は、符号出力手段５から供給される第２の符
号生成手段４の誤り検出符号と第１の符号生成手段３の
誤り検出符号との比較チェックを行なう。

〔作用〕

本発明においては、メモリ素子２に供給するアドレスか
ら生成した誤り検出符号とメモリ素子２内のアドレスで
生成した誤り検出符号とを比較することによりメモリ素
子２におけるアドレスの正常性をチェックできる。また
、符号出力手段５によりメモリ素子２のデータ出力用の
端子から誤り検出符号を出力するため、メモリ素子２の
端子数の増加がない。

〔実施例〕

第２図は本発明方式の一実施例のブロック図を示す。

同図中、１０はアドレスドライブ素子であり、アドレス
レジスタ１１に格納しているｍビットのアドレスを端子
１２からメモリ素子２０に供給する。このアドレスレジ
スタ１１に格納されたｍビットのアドレスはパリティ・
ジェネレータ（ＰＧ）１３に供給され、ここで例えば１
ビツトの奇数パリティが生成され、レジスタ１４に格納
されてここからイクスクルーシブオア回路１５の一方の
入力端子に供給される。

メモリ素子２０では端子２１より入来する１ビットのデ
ータＤＡＴＡ−Ｉはデータレジスタ２２に供給され、端
子２３より入来するライトイネーブル信号ＷＥが立下が
りにより上記データＤＡＴＡ−Ｉがデータレジスタ２２
に格納される。端子２４にはアドレスドライブ素子１０
よりｍビットのアドレスが入来してアドレスレジスタ２
５に格納される。

ライトイネーブル信号ＷＥがＬレベルのときメモリセル
２６内のアドレスレジスタ２５のアドレスが指示するセ
ルにデータレジスタ２２の格納データ（１ビツト）が書
込まれ、ライトイネーブル信号ＷＥがＨレベルのときア
ドレスが指示するセルの１ビツトのデータが読出されデ
ータレジスタ２７の格納される。データレジスタ２７に
格納されたデータＤＡＴＡ−０はデータセレクタ２８に
供給される。

また、アドレスレジスタ２５に格納されたｍビットのア
ドレスはパリティ・ジェネレータ２９に供給され、ここ
で１ビツトの奇数パリティが生成されデータセレクタ２
８に供給される。データセレクタ２８はライトイネーブ
ル信号ＷＥがＬレベルの書込み時に奇数パリティを選択
し、ライトイネーブル信号ＷＥがＨレベルの読出し時に
データＤ△’ｒ　Ａ　−０を選択し、データ出力用の端
子３０から出力する。

この端子３０出力はデータ出力回路（図示せず）に供給
されると共に、アドレスドライブ素子１０の端子１６か
らイクスクルーシブオア回路１５の他方の入力端子に供
給される。このため、メモリ素子２０のデータ書込み時
にメモリ素子２０内部でアドレスに誤りが発生し、パリ
ティ・ジェネレータ１３．２９夫々の生成パリティが異
なるとき、イクスクルーシブオア回路１５はＨレベルの
アドレス誤り検出信号を出力する。

これによってメモリ集子２０内部におけるアドレスの正
常性をデータ書込み時にチェックすることができ、信頼
性を向上できる。また、メモリ素子２０からのパリティ
の出力はデータ出力用の端子３０を使用するため、メモ
リ素子２０の端子数の増加はない。

（発明の効果〕 上述の如く、本発明のメモリ素子のアドレスチェック方
式によればメモリ素子の端子数の則加なくデータ書込み
時にアドレスの正常性をチェックでき、信頼性が向上し
、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明方式の原理図、 第２図は本発明方式の一実施例のブロック図である。 図において、 １はアドレスドライブ素子、 ２はメモリ素子、 ３は第１の符号生成手段、 ４は第２の符号生成手段、 ５は符号出力手段、 ６は比較手段 を示す。

Claims (1)

1. 【特許請求の範囲】 アドレスドライブ素子（１）がメモリ素子（２）に供給
   するアドレスから誤り検出符号を生成するアドレスドラ
   イブ素子（１）内の第１の符号生成手段（３）と、 該メモリ素子（２）に供給されたアドレスから誤り検出
   符号を生成するメモリ素子（２）内の第２の符号生成手
   段（４）と、 該メモリ素子（２）の書込み時に該メモリ素子（２）の
   データ出力用の端子から該第２の符号生成手段（４）で
   生成した誤り検出符号を出力する該メモリ素子（２）内
   の符号出力手段（５）と、該符号出力手段（５）から供
   給される第２の符号生成手段（４）の誤り検出符号と該
   第１の符号生成手段（３）の誤り検出符号との比較チェ
   ックを行なう該アドレスドライブ素子（１）内の比較手
   段（６）とを有することを特徴とするメモリ素子のアド
   レスチェック方式。