JP2017220272A - メモリマクロおよび半導体集積回路装置 - Google Patents

メモリマクロおよび半導体集積回路装置 Download PDF

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Abstract

【課題】入力されるアドレス信号の取り込み回路の故障を検出することができるメモリマクロを提供する。【解決手段】アドレス入力端子と、クロック入力端子と、メモリアレイと、制御部とを備えるメモリマクロであって、以下のように構成される。制御部は、前記アドレス入力端子へ入力される入力アドレス信号を、前記クロック入力端子から入力される入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路を有する。メモリマクロは、前記入力アドレス信号と比較するために前記入力アドレス信号を出力する、内部アドレス出力端子をさらに有する。【選択図】図１

Description

本発明は、メモリマクロおよびそれを用いた半導体集積回路装置（ＬＳＩ：Large Scale Integrated circuit）に関し、特にアドレス選択回路の故障検出に好適に利用できるものである。
自動車の電気/電子に関する機能安全についての国際規格（例えばISO26262）で、ＳＲＡＭ（Static Random Access Memory）などのメモリにはデータ側の故障検出に加えて、アドレス選択の動作中の故障検出が要求されるようになった。従来から、リアルタイムの故障検出では誤り検出（ＥＣＣ: Error Correction Code）回路で検出が可能であるが、アドレス選択に故障があった場合は検出することができない。
特許文献１には、ＥＣＣメモリからその構成を変更することによって提供される、冗長機能付き半導体記憶装置が開示されている。メモリの中のどのアドレスに不良ビットが存在するかを予め検出し、不良アドレス情報として記憶しておき、実際のメモリアクセスの際に、入力されるアドレス信号と記憶されている不良アドレス情報とを比較して、当該不良アドレスの不良ビットを冗長ビットに置き換えることによって救済する。
特開２００７−２５７７９１号公報
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
特許文献１に開示されるメモリを始め、ＥＣＣ回路が付加されたメモリでは、データ側の回路の故障を検出することができる。また、アドレス選択回路に故障があっても、無選択や多重選択などの場合には、データ側のエラーとして観測されるので、その故障をある程度までは検出することができる。
しかしながら、入力されるアドレス信号の取り込み回路に故障があると、アドレス選択が誤ってもデータの誤りとしては検出することができないため、故障として検出することができない。
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、下記の通りである。
すなわち、アドレス入力端子と、クロック入力端子と、メモリアレイと、制御部とを備えるメモリマクロであって、以下のように構成される。制御部は、前記アドレス入力端子へ入力される入力アドレス信号を、前記クロック入力端子から入力される入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路を有する。メモリマクロは、前記入力アドレス信号と比較するために前記内部アドレス信号を出力する、内部アドレス出力端子をさらに有する。
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、入力されるアドレス信号の取り込み回路の故障を検出することができる。
図１は、各実施形態に係るメモリマクロの構成例を示すブロック図である。 図２は、メモリセルの構成例を示す回路図である。 図３は、メモリマクロが搭載された半導体集積回路装置の構成例を模式的に示すブロック図である。 図４は、実施形態１に係るメモリマクロの構成例を示すブロック図である。 図５は、実施形態１に係るメモリマクロの動作例を示すタイミングチャートである。 図６は、実施形態２に係るメモリマクロの構成例を示すブロック図である。 図７は、実施形態２に係るメモリマクロの動作例を示すタイミングチャートである。 図８は、実施形態３に係るメモリマクロの構成例を示すブロック図である。 図９は、実施形態４に係るメモリマクロの構成例を示すブロック図である。 図１０は、実施形態５に係るメモリマクロの構成例を示すブロック図である。 図１１は、実施形態６に係るメモリマクロの構成例を示すブロック図である。 図１２は、実施形態７に係るメモリマクロの構成例を示すブロック図である。 図１３は、実施形態８に係るメモリマクロの構成例を示すブロック図である。 図１４は、図１３の論理回路の構成例を示す回路図である。 図１５は、図１３の論理回路の機能を真理値表で示す説明図である。
実施の形態について詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
〔実施形態１〕
図１は、本実施形態１及び以下の各実施形態に係る半導体集積回路装置１０００において、それに含まれるメモリマクロＭＥＭＵの概略的な構成例を示すブロック図である。図１にはＭＥＭＵがＳＲＡＭマクロである場合の例が示されている。ＭＥＭＵは、半導体集積回路装置即ちＬＳＩの設計環境においてライブラリとして提供されるメモリマクロが、ＬＳＩチップの設計データとしてインスタンスされたメモリユニットであり、メモリモジュールと呼ばれる場合もある。ライブラリとして提供されるメモリマクロは、ＳＲＡＭ、ＤＲＡＭ（Dynamic Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリなどの電気的に書き換え可能な不揮発性メモリなど、如何なる形態のメモリでもよい。種々の仕様のメモリマクロがライブラリとして提供され、または、ＲＡＭコンパイラなどのコンパイラを使って合成されてもよい。コンパイラは、ビット数、ワード数、その他の仕様を指定することによって所望のサイズ、所望の性能のメモリマクロを合成することができる。メモリマクロには、一般に、レイアウト情報、回路情報の他、高位記述された機能情報やタイミング情報等が含まれている。本明細書では、「メモリマクロ」の語を用いるが、「メモリユニット」、「メモリモジュール」等の用語を用いる場合との間で厳密な区別を意味するものではない。即ち、本明細書で使用する「メモリマクロ」の語は「メモリユニット」、「メモリモジュール」、「ＳＲＡＭマクロ」、「ＲＯＭマクロ」、或いは、単に「メモリ」、「ＳＲＡＭ」、「ＲＯＭ」などと読み替えることもできる。
図１に示すメモリマクロＭＥＭＵは、制御部ＣＴＲＬ、ワード線駆動回路ＷＤ、メモリアレイＭＡＲＹ、及び、データ入出力部ＩＯを備えている。制御部ＣＴＲＬは、一時記憶回路１００、アドレス制御回路（アドレスデコーダ）ＡＤＲＣＴＬ、及び、読み書き制御回路ＲＷＣＴＬを備え、データ入出力部ＩＯは、列選択回路ＹＳＷ、書き込み駆動回路ＷＴＤ、センスアンプ回路ＳＡ、および入出力バッファ回路ＩＯＢを備えている。メモリアレイＭＡＲＹは、行方向に延伸するｉ＋１本のワード線ＷＬ０〜ＷＬｉと、行方向と交差する列方向に延伸するｋ＋１個のビット線対ＢＬ０／ＺＢＬ０〜ＢＬｋ／ＺＢＬｋと、ｉ＋１本のワード線とｋ＋１個のビット線対の交点付近に配置された複数のメモリセルＭＣを備えている。複数のメモリセルＭＣの各々は、対応する１本のワード線と、対応する１つのビット線対とに接続される。各ビット線対は、相補信号を伝送する２本の相補ビット線（例えばＢＬ０とＺＢＬ０）で構成される。
制御部ＣＴＲＬにおいて、一時記憶回路１００は、アドレス入力端子から入力される入力アドレス信号Ａ［０］〜Ａ［ｎ−１］を、クロック入力端子から入力されるクロック信号ＣＬＫに同期して取り込み、一時的に記憶する。図示されるＩＣＬＫは内部クロック信号であり、入力されたクロック信号ＣＬＫが、図示が省略されているクロックバッファを介してＭＥＭＵの内部回路に分配して供給されるときの、ＭＥＭＵ内部の信号名を例示する。各実施形態においても同様であるが、ＣＬＫからＩＣＬＫへの伝搬遅延は十分に小さいものとし、「入力されるクロック信号ＣＬＫに同期して取り込む」と「内部クロック信号ＩＣＬＫに同期して取り込む」とは厳密には区別しないこととする。
読み書き制御回路ＲＷＣＴＬは、ＭＥＭＵの制御端子からの各種制御信号（ＷＥＮ，ＣＬＫ，ＣＥＮ）に応じて、デコード起動信号ＴＤＥＣ、内部ライトイネーブル信号ＷＥ、センスアンプイネーブル信号ＳＥを生成する。ＷＥＮは読み出し命令と書き込み命令を識別するライトイネーブル信号であり、ＣＬＫは読み出しと書き込み動作の基準となるクロック信号であり、ＣＥＮはＭＥＭＵの選択／非選択を制御するチップイネーブル信号である。
ここで、信号名の末尾の「Ｎ」は負論理であること、即ちロウレベルでアサート、ハイレベルでネゲートである制御信号であることを意味するが、これは一例に過ぎず、制御信号に正論理を採用するか負論理を採用するかは任意である。また、「Ａ［０］〜Ａ［ｎ−１］」は、ｎビットの入力アドレス信号を指し、「Ａ［ｎ］」、「Ａ［ｎ−１：０］」等とも表記される。アドレス入力端子も同じ符号を用いて参照する場合がある。また、出力信号名と出力端子名を同じ符号を用いて参照する場合がある。このことは、本明細書における他の信号線についても同様である。
一時記憶回路１００は、入力アドレス信号Ａ［０］〜Ａ［ｎ−１］を取り込んだ内部アドレス信号を、アドレス制御回路ＡＤＲＣＴＬに供給し、同じ内部アドレス信号、または、内部アドレス信号に基づいて生成される信号を、内部アドレス出力端子ＡＱから出力する。ここで、入力アドレス信号Ａ［ｎ］とアドレス制御回路ＡＤＲＣＴＬに供給される内部アドレス信号と、内部アドレス出力端子ＡＱから出力される信号には、種々の構成例がある。それらの構成例については、以下の各実施形態において詳述する。
アドレス制御回路ＡＤＲＣＴＬは、デコード起動信号ＴＤＥＣをトリガとして内部アドレス信号をデコード（あるいはプリデコード）し、アドレスデコード信号である、行選択信号Ｘ０〜Ｘｉと列選択信号Ｙ０〜Ｙｊとを出力する。ワード線駆動回路ＷＤは、行選択信号Ｘ０〜Ｘｉに応じてｉ＋１本のワード線のいずれか１本を選択（活性化）する。列選択回路ＹＳＷは、列選択信号Ｙ０〜Ｙｊに応じてｋ＋１個のビット線対のいずれかｍ個を選択する。
入出力バッファ回路ＩＯＢは、ＭＥＭＵのデータ端子Ｄ［ｍ］からのデータ入力信号Ｄｉ［ｍ］を取り込んで書き込み駆動回路ＷＴＤに伝送し、また、センスアンプ回路ＳＡからの出力信号を取り込んでデータ出力信号Ｄｏ［ｍ］としてデータ端子Ｄ［ｍ］に出力する。ＷＴＤは、ライトイネーブル信号ＷＥに応じてＩＯＢからのデータを差動増幅し、前述した列選択回路ＹＳＷを介して所定のビット線対に伝送する。ＳＡは、センスアンプイネーブル信号ＳＥをトリガとして、所定のビット線対からＹＳＷを介して伝送された信号対を差動増幅し、ＩＯＢに向けて出力を行う。
図２は、図１のメモリマクロＭＥＭＵ内のメモリアレイＭＡＲＹにおける各メモリセルＭＣの構成例を示す回路図である。図２に示すメモリセルＭＣは、ここでは、４個のＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＮ１〜ＭＮ４と、２個のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２とを備えたＳＲＡＭメモリセルである。ＭＮ３は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が正極側のビット線ＢＬに接続される。ＭＮ４は、ゲートがＷＬに接続され、ソース・ドレインの一方が負極側のビット線ＺＢＬに接続される。ＭＮ１，ＭＰ１とＭＮ２，ＭＰ２は、それぞれ、電源電圧ＶＣＣと接地電源電圧ＶＳＳの間でＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路を構成する。この２個のＣＭＯＳインバータ回路は、一方の入力が他方の出力に接続されることによってラッチ回路を構成する。ＭＮ４のソース・ドレインの他方は、ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の入力（ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の出力）に接続され、ＭＮ３のソース・ドレインの他方には、ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の入力（ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の出力）に接続される。
図３は、メモリマクロＭＥＭＵが搭載された半導体集積回路装置１０００の構成例を模式的に示すブロック図である。半導体集積回路装置１０００は、１個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたＬＳＩであり、マイクロコントローラユニット（ＭＣＵ）、マイクロプロセッサユニット（ＭＰＵ）、ＳＯＣ（System On a Chip）等と呼ばれる。図３に示される半導体集積回路装置１０００は、例えば車載向けＬＳＩである。ロックステップ動作する２個のプロセッサユニットＣＰＵ１，ＣＰＵ２と、メモリユニットＭＥＭＵと、ダイレクトメモリアクセスコントローラユニットＤＭＡＣ、アナログ／ディジタル変換ユニットＡＤＣ、通信ユニットＣＭＵ、入出力インターフェースユニットＩＯＵ、テスト回路（ＢＩＳＴ）及び比較回路（ＣＯＭＰ）等を備える。ＭＥＭＵには、図１他各実施形態に示される構成例が適用される。
ＣＰＵ１及びＣＰＵ２はプログラムに基づく所定の演算処理を行う。ダイレクトメモリアクセスコントローラユニットＤＭＡＣは、例えば、ＣＭＵとＭＥＭＵとの間でのデータ転送を行う。アナログ／ディジタル変換ユニットＡＤＣは、例えば、車載エンジンに取り付けられた温度センサや圧力センサから出力されるセンスデータ（アナログ信号）をディジタルデータへ変換する。変換されたディジタルデータは、例えば、ＭＥＭＵに格納され、その後、ＣＰＵ１やＣＰＵ２へ転送されて処理される。通信ユニットＣＭＵは、ＣＡＮ（Controller Area Network）などの車載ネットワークに接続され、通信データの入力や出力を行う。ＩＯＵは外部との間の入出力インターフェースを担う。ＭＥＭＵは、ＣＰＵ１やＣＰＵ２などからアドレス信号を受けて適宜アクセスされ、ＭＥＭＵ内のメモリセルにデータが格納され、あるいは、ＭＥＭＵ内のメモリセルからデータが読み出される。ＳＯＣ等の半導体集積回路において、ＭＥＭＵは、例えばメモリＩＰ（Intellectual Property）等と呼ばれる設計データを用いてメモリコンパイラ等と呼ばれる自動設計ツールで生成され、ＬＳＩに実装される。
以上説明したように、本実施形態１に係る半導体集積回路装置１０００は、入力アドレス信号Ａ［ｎ］と入力クロック信号ＣＬＫとが入力されデータを記憶し記憶するデータＤ［ｍ］を出力するメモリＭＥＭＵと、比較器ＣＯＭＰとを備え、以下のように構成される。メモリＭＥＭＵは、ワード線ＷＬ０〜ＷＬｉによって選択される複数のメモリセルＭＣを有するメモリアレイＭＡＲＹと、ワード線駆動回路ＷＤと、前記メモリアレイのデータを出力するデータ入出力部ＩＯと、制御部ＣＴＲＬとを備える。
制御部ＣＴＲＬとは、入力アドレス信号Ａ［ｎ］を、入力クロック信号ＣＬＫ（ＩＣＬＫ）に同期して取り込み、内部アドレス信号として出力する一時記憶回路１００と、内部アドレス信号に基づいてアドレスデコード信号（行選択信号Ｘ０〜Ｘｉと列選択信号Ｙ０〜Ｙｊ）を出力するアドレス制御回路（アドレスデコーダ）ＡＤＲＣＴＬとを有する。ワード線駆動回路ＷＤは、前記アドレスデコード信号に基づいてメモリアレイＭＡＲＹの対応するワード線（ＷＬ０〜ＷＬｉのうちの１本）を選択して駆動する。データ入出力部ＩＯは、前記ワード線によって選択されたメモリアレイＭＡＲＹのデータをデータ入出力端子Ｄ［ｍ］に出力可能とされる。比較器ＣＯＭＰは、入力アドレス信号Ａ［ｎ］と内部アドレス信号とが一致しているか否かを比較する。
これにより、アドレスの選択故障を、入力されるアドレス信号の取り込み回路の故障として、検出することができる。即ち、入力アドレス信号Ａ［ｎ］と内部アドレス信号とが一致しない場合に、一時記憶回路１００の故障として検出することができる。
図４は、実施形態１に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。
メモリマクロＭＥＭＵは、アドレス入力端子Ａ［ｎ］と、クロック入力端子ＣＬＫと、データ入出力端子Ｄ［ｍ］と、ワード線ＷＬ０〜ＷＬｉによって選択される複数のメモリセルを有するメモリアレイＭＡＲＹと、ワード線駆動回路ＷＤと、メモリアレイＭＡＲＹのデータをデータ入出力端子Ｄ［ｍ］に出力するデータ入出力部ＩＯと、制御部ＣＴＲＬとを備える。
制御部ＣＴＲＬは、ラッチ回路１＿０〜１＿ｎ−１で構成される一時記憶回路１００と、アドレスデコーダＡＤＲＣＴＬとを有する。ラッチ回路１＿０〜１＿ｎ−１は、入力アドレス信号Ａ［０］〜Ａ［ｎ−１］をクロック信号ＣＬＫ（ＩＣＬＫ）に同期して取り込み、内部アドレス信号ＡＱ［０］〜ＡＱ［ｎ−１］として出力する。アドレスデコーダＡＤＲＣＴＬは、内部アドレス信号ＡＱ［ｎ］に基づいてアドレスデコード信号（Ｘ０〜Ｘｉ及びＹ０〜Ｙｊ）を出力する。
ワード線駆動回路ＷＤは、アドレスデコード信号のうちの行選択信号Ｘ０〜Ｘｉに基づいて、メモリアレイＭＡＲＹの対応するワード線を選択して駆動し、データ入出力部ＩＯは、前記ワード線によって選択されたメモリアレイＭＡＲＹのデータをデータ入出力端子Ｄ［ｍ］に出力する。
本実施形態１のメモリマクロＭＥＭＵは、入力アドレス信号Ａ［ｎ］と比較するために内部アドレス信号ＡＱ［０］〜ＡＱ［ｎ−１］を出力する、内部アドレス出力端子ＡＱ［ｎ］をさらに有する。
入力アドレス信号Ａ［ｎ］と内部アドレス信号ＡＱ［ｎ］を比較する比較器ＣＯＭＰは、メモリマクロＭＥＭＵの外部に、ロジック回路として実装又は形成される。比較器ＣＯＭＰは、メモリマクロＭＥＭＵの内部回路として実装又は形成してもよい。
図５は、メモリマクロＭＥＭＵの動作例を示すタイミングチャートである。ラッチ回路１＿０〜１＿ｎ−１は、ＣＬＫ（ＩＣＬＫ）がロウレベルのときに入力アドレス信号Ａ［ｎ］を取り込み、ハイレベルのときには入力されるＡ［ｎ］がその後変化してもその変化を取り込むことなく、ＣＬＫ（ＩＣＬＫ）がロウレベルのときに取り込んだ値を保持し、内部アドレス信号ＡＱ［ｎ］として出力する。
これにより、入力されるアドレス信号の取り込み回路がラッチ回路１＿０〜１＿ｎ−１である場合に、アドレスの選択故障を、そのラッチ回路の故障として検出することができる。
〔実施形態２〕
図６は、実施形態２に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。
メモリマクロＭＥＭＵは、図４に示した実施形態１のメモリマクロＭＥＭＵと同様に、ワード線ＷＬ０〜ＷＬｉによって選択される複数のメモリセルを有するメモリアレイＭＡＲＹと、ワード線駆動回路ＷＤと、メモリアレイＭＡＲＹのデータをデータ入出力端子Ｄ［ｍ］に出力するデータ入出力部ＩＯと、制御部ＣＴＲＬとを備える。また、メモリマクロＭＥＭＵは、図４に示した実施形態１のメモリマクロＭＥＭＵと同様に、アドレス入力端子Ａ［ｎ］と、クロック入力端子ＣＬＫと、データ入出力端子Ｄ［ｍ］と、内部アドレス出力端子ＡＱ［ｎ］とを備える。
制御部ＣＴＲＬは、図４に示した実施形態１のメモリマクロＭＥＭＵと同様に、一時記憶回路１００とアドレスデコーダＡＤＲＣＴＬとを有するが、一時記憶回路１００は、ラッチ回路１＿０〜１＿ｎ−１に加えてラッチ回路２＿０〜２＿ｎ−１をさらに有する。ラッチ回路２＿０〜２＿ｎ−１には、ＩＣＬＫとは逆相のクロックＩＣＬＫＢが入力され、ラッチ回路１＿０〜１＿ｎ−１との組わせてフリップフロップとして動作する。前段のラッチ回路１＿０〜１＿ｎ−１の出力ＡＰ［ｎ］がアドレスデコーダＡＤＲＣＴＬに供給され、追加されたラッチ回路２＿０〜２＿ｎ−１の出力ＡＱ［ｎ］が内部アドレス出力端子ＡＱ［ｎ］に出力される。アドレスデコーダＡＤＲＣＴＬは、内部アドレス信号ＡＰ［ｎ］に基づいてアドレスデコード信号（Ｘ０〜Ｘｉ、Ｙ０〜Ｙｊ）を出力する。内部アドレス出力端子ＡＱ［ｎ］の信号名を揃えるために、便宜的にアドレスデコーダＡＤＲＣＴＬに入力される内部アドレス信号の信号名を、図４から変更したが、実態はアドレスデコーダＡＤＲＣＴＬに入力される内部アドレス信号ＡＰ［ｎ］が図４の内部アドレス信号ＡＱ［ｎ］と同じである。
ワード線駆動回路ＷＤ、メモリアレイＭＡＲＹ、及び、データ入出力部ＩＯの動作は、実施形態１と同様であるので、説明を省略する。
本実施形態２のメモリマクロＭＥＭＵは、入力アドレス信号Ａ［ｎ］と比較するために、実施形態１のＭＥＭＵ（図４）と同様に内部アドレス信号ＡＱ［ｎ］を出力するが、実施形態１では内部アドレス信号ＡＱ［ｎ］がラッチ回路１＿０〜１＿ｎ−１の出力であるのに対して、後段に追加されたラッチ回路２＿０〜２＿ｎ−１の出力、即ち、フリップフロップの出力である点で異なる。なお、入力アドレス信号Ａ［ｎ］と内部アドレス信号ＡＱ［ｎ］を比較する比較器ＣＯＭＰは、メモリマクロＭＥＭＵの外部に、ロジック回路として実装又は形成される。比較器ＣＯＭＰは、メモリマクロＭＥＭＵの内部回路として実装又は形成してもよい。
図７は、本実施形態２に係るメモリマクロＭＥＭＵの動作例を示すタイミングチャートである。ラッチ回路１＿０〜１＿ｎ−１は、ＣＬＫ（ＩＣＬＫ）がロウレベルのときに入力アドレス信号Ａ［ｎ］を取り込み、ハイレベルのときには入力されるＡ［ｎ］がその後変化してもその変化を取り込むことなく、ＣＬＫ（ＩＣＬＫ）がロウレベルのときに取り込んだ値を保持し、内部アドレス信号ＡＰ［ｎ］として出力する。内部アドレス信号ＡＰ［ｎ］は図５の内部アドレス信号ＡＱ［ｎ］と同じである。後段のラッチ回路２＿０〜２＿ｎ−１は、ＩＣＬＫとは逆相のＩＣＬＫＢがロウレベルのときにＡＰ［ｎ］を取り込み、ハイレベルのときには入力されるＡＰ［ｎ］がその後変化してもその変化を取り込むことなく、ＩＣＬＫＢがロウレベルのときに取り込んだ値を保持し、内部アドレス信号ＡＱ［ｎ］として出力する。
フリップフロップとして機能するので、アドレスが“０００”から“１１１”に遷移する過程で、入力アドレス信号が不定の値をとったとしても、内部アドレス信号ＡＱ［ｎ］には伝搬しない。比較器ＣＯＭＰがＣＬＫに同期する同期回路で構成される場合に、入力アドレス信号Ａ［ｎ］が比較器ＣＯＭＰに取り込まれた信号と、内部アドレス信号ＡＱ［ｎ］の位相関係を一致させることができるので、比較動作のタイミング余裕が緩和される。
〔実施形態３〕
図８は、実施形態３に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。
メモリマクロＭＥＭＵは、図４、６に示した実施形態１、２のメモリマクロＭＥＭＵと同様に、ワード線ＷＬ０〜ＷＬｉによって選択される複数のメモリセルを有するメモリアレイＭＡＲＹと、ワード線駆動回路ＷＤと、メモリアレイＭＡＲＹのデータをデータ入出力端子Ｄ［ｍ］に出力するデータ入出力部ＩＯと、制御部ＣＴＲＬとを備える。また、メモリマクロＭＥＭＵは、図５に示した実施形態２のメモリマクロＭＥＭＵと同様に、アドレス入力端子Ａ［ｎ］と、クロック入力端子ＣＬＫと、データ入出力端子Ｄ［ｍ］と、内部アドレス出力端子ＡＱ［ｎ］とを備え、さらにＷＥＮ，ＣＥＮなどのアクセス制御信号の内部信号を出力するための内部アクセス制御信号出力端子をさらに備える。
制御部ＣＴＲＬは、図４に示した実施形態１のメモリマクロＭＥＭＵと同様に、一時記憶回路１００とアドレスデコーダＡＤＲＣＴＬとラッチ回路１＿０〜１＿ｎ−１とラッチ回路２＿０〜２＿ｎ−１よりなりフリップフロップ動作をする一時記憶回路１００を備える。制御部ＣＴＲＬは、図４に示した実施形態１のメモリマクロＭＥＭＵとは異なり、さらに、読み書き（Ｒｅａｄ／Ｗｒｉｔｅ）制御回路ＲＷＣＴＬ、クロック制御回路ＣＬＫＣＴＬ、ラッチ回路３＿１〜３＿２及びラッチ回路４＿１〜４＿２を備える。ラッチ回路３＿１〜３＿２にはＩＣＬＫが入力され、ラッチ回路４＿１〜４＿２には逆相のクロックＩＣＬＫＢが入力され、両者は組わされてフリップフロップとして動作する。
なお、図４、６に示した実施形態１、２においても、制御部ＣＴＲＬは、読み書き（Ｒｅａｄ／Ｗｒｉｔｅ）制御回路ＲＷＣＴＬ、クロック制御回路ＣＬＫＣＴＬ及びラッチ回路３＿１〜３＿２を有しているが、比較器ＣＯＭＰへの出力とは関係がほとんどないため図示は省略された。
入力アドレス信号Ａ［ｎ］が入力される前段のラッチ回路１＿０〜１＿ｎ−１からは出力ＡＰ［ｎ］がアドレスデコーダＡＤＲＣＴＬに供給され、後段のラッチ回路２＿０〜２＿ｎ−１からは出力ＡＱ［ｎ］が内部アドレス出力端子ＡＱ［ｎ］に出力される。同様に、ライトイネーブル信号ＷＥＮとチップイネーブル信号ＣＥＮとがそれぞれ入力される前段のラッチ回路３＿１〜３＿２からは、その出力が読み書き制御回路ＲＷＣＴＬとクロック制御回路ＣＬＫＣＴＬとに供給され、後段のラッチ回路４＿１〜４＿２からは内部アクセス制御信号ＷＥＮＱとＣＥＮＱが、内部アクセス制御信号出力端子から出力される。
ワード線駆動回路ＷＤ、メモリアレイＭＡＲＹ、及び、データ入出力部ＩＯの動作は、実施形態１及び２と同様であるので、説明を省略する。
本実施形態３のメモリマクロＭＥＭＵの外部に設けられる比較器ＣＯＭＰは、入力アドレス信号Ａ［ｎ］と内部アドレス信号ＡＱ［ｎ］との比較に加えてさらに、アクセス制御信号ＷＥＮ及びＣＥＮと内部アクセス制御信号ＷＥＮＱ及びＣＥＮＱをそれぞれ比較する。少なくとも１組の比較が不一致になった場合には、比較結果として「不一致」を出力する。
これにより、入力されるアクセス制御信号の取り込み回路についてもその故障を検出することができる。即ち、入力アドレス信号と内部アドレス信号とが一致しない場合に加え、アクセス制御信号と内部アクセス制御信号とが一致しない場合にも、一時記憶回路の故障として検出することができる。
なお、図８には、図６に示した実施形態２と同様に、２段のラッチ回路によってフリップフロップ動作する一時記憶回路１００の構成例を示したが、図４に示した実施形態１と同様の１段のラッチ回路で構成してもよい。また、比較器ＣＯＭＰは、メモリマクロＭＥＭＵの外部に、ロジック回路として実装又は形成されても良いし、メモリマクロＭＥＭＵの内部回路として実装又は形成されてもよい。
〔実施形態４〕
本実施形態４に係るメモリマクロＭＥＭＵは、アクセス制御信号にチップイネーブル信号ＣＥＮが含む場合に、チップイネーブル信号ＣＥＮがアサートされた時には、内部アドレス信号ＡＱ［ｎ］を内部アドレス出力端子へ出力するが、ネゲートされた時にはその出力を停止する。
これにより、内部アドレス信号ＡＱ［ｎ］が出力される配線負荷を駆動する頻度が最低限に抑えられ、消費電力が低減される。比較器ＣＯＭＰがメモリマクロＭＥＭＵの外部にロジック回路として実装される場合には、メモリマクロＭＥＭＵのようなハードマクロのレイアウト領域と、ランダムロジック回路がレイアウトされる領域は、比較的遠くなる傾向がある。その場合には、メモリマクロＭＥＭＵの内部アドレス出力端子から比較器ＣＯＭＰまでの配線長が長くなり、負荷容量が大きく、その充放電による電力の消費が大きくなる。そのため、チップイネーブル信号ＣＥＮがネゲートされ当該メモリマクロＭＥＭＵがアクセスされない場合には、内部アドレス信号ＡＱ［ｎ］の出力を停止して、配線負荷容量の充放電による電力消費を抑えるものである。なお、内部アドレス信号ＡＱ［ｎ］に限る必要はなく、他の内部アクセス制御信号の出力も合わせて停止されると、より好適である。
図９は、本実施形態４に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。図８に示した実施形態３のメモリマクロＭＥＭＵの同様であるが、一時記憶回路１００から内部アドレス出力端子ＡＱ［ｎ］と内部アクセス制御信号出力端子ＷＥＮＱ及びＣＥＮＱへの経路に、ＯＲゲート１１＿０〜１１＿ｎ−１及び１２＿１〜１２＿２をさらに備える。ＯＲゲート１１＿０〜１１＿ｎ−１及び１２＿１〜１２＿２の一方の入力端子は、チップイネーブル信号ＣＥＮの内部信号ＣＥＮＰに接続されている。チップイネーブル信号ＣＥＮがアサートされてロウレベルのときには、内部アドレス信号ＡＱ［ｎ］と内部アクセス制御信号ＷＥＮＱ及びＣＥＮＱをそのまま出力する。一方、チップイネーブル信号ＣＥＮがネゲートされてハイレベルのときには、内部アドレス信号ＡＱ［ｎ］と内部アクセス制御信号ＷＥＮＱ及びＣＥＮＱをハイレベルに固定する。これにより、出力信号が遷移するのが停止され、充放電による電力消費が抑えられる。
なお、図９にはチップイネーブル信号が負論理である場合を一例とする構成例を示したが、正論理の場合にはＡＮＤゲートに変更すればよく、正論理／負論理のどちらを採用するかは任意である。
〔実施形態５〕
図１０は、実施形態５に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。図８に示した実施形態３のメモリマクロＭＥＭＵの同様であるが、一時記憶回路１００から出力される内部アドレス信号ＡＱ［ｎ］の排他的論理和をとるＥＯＲゲート１３＿１をさらに備え、比較器ＣＯＭＰへの出力端子からは、ＥＯＲゲート１３＿１の論理演算結果である１ビットのみが出力される。比較器ＣＯＭＰの他方の入力の前段には、入力アドレス信号Ａ［ｎ］の排他的論理和をとるＥＯＲゲート１３＿２が設けられ、比較器ＣＯＭＰは１ビットどうしの比較を行う。したがって、比較器ＣＯＭＰはＥＮＯＲゲートなどの単純な論理ゲートで実現することができる。
これにより、メモリマクロＭＥＭＵの外側における配線の密度が低減される。この場合も、入力されるアドレス信号の取り込み回路の故障を検出することができる。即ち、入力アドレス信号の排他的論理和出力と内部アドレス出力端子から出力される内部アドレス信号の排他的論理和の出力結果とを比較することによって、一時記憶回路１００の故障として検出することができる。
一般に多ビットの信号の排他的論理和をとると情報量が失われ、故障検出能力は劣化する。しかし、排他的論理和をとった結果に基づいて故障検出を行っても、最も頻度が高い単一故障の検出には支障がないため、故障検出率の低下は深刻ではない。
なお、図１０には、内部アドレス信号ＡＱ［ｎ］に加えて他のアクセス制御信号ＷＥＮＱとＣＥＮＱも排他的論理和の入力としている。これにより、メモリマクロＭＥＭＵの外側における配線の密度はさらに低減される。また、実施形態１及び２と同様にアクセス制御信号ＷＥＮＱとＣＥＮＱを比較対象外とする実施形態をとってもよい。
さらに、ＥＯＲゲート１３＿１を前段のラッチ回路１＿０〜１＿ｎ−１及び３＿１〜３＿２の出力に設け、前段のラッチ回路を１個（１ビット分）に変更することもできる。これにより、回路規模をさらに低減することができる。
〔実施形態６〕
図１１は、実施形態６に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。図８に示した実施形態３のメモリマクロＭＥＭＵの同様であるが、一時記憶回路１００がテストモード時スキャンフリップフロップチェーンとして機能するように構成され、回路の共通化が図られる。メモリマクロＭＥＭＵは、スキャンイン端子ＳＩと、スキャンアウト端子ＳＯと、テストモードにおいてデータ入出力部ＩＯへのテストデータを入力するデータ側スキャンフリップフロップチェーンＳｃａｎＦＦとをさらに有する。また、一時記憶回路１００にセレクタ７＿０〜７＿ｎ−１及び８＿１〜８＿２が追加されて、一時記憶回路１００は、テストモードにおいて制御部ＣＴＲＬへのテストアドレスをスキャン入力するアドレス側スキャンフリップフロップチェーンとして機能する。
スキャンモードにおいて、メモリマクロＭＥＭＵの外部に設けられたテスト回路ＢＩＳＴからスキャンイン端子ＳＩ端子へ順次シリアル入力されるテストデータは、セレクタ８＿２、ラッチ回路３＿２、ラッチ回路４＿２を経て隣のセレクタ８＿１に転送され、順次ラッチ回路３＿１、ラッチ回路４＿１を経てさらに隣のセレクタ７＿１へ転送される。このように隣接するフリップフロップがセレクタによって順次縦続に接続されて、スキャンチェーンとして機能し、ＡＱ［０］がデータ側のスキャンチェーンの入力ＳＩＩに転送される。その後、データ側スキャンフリップフロップチェーンＳｃａｎＦＦを通って、スキャンアウト端子ＳＯから出力される。テストモードでは所定のクロック数によるシフトの後、テストステップを実行して結果をキャプチャーし、その後スキャンアウトして出力する。テストステップでは、一時記憶回路１００の前段側のラッチ回路１＿０〜１＿ｎ−１、３＿１及び３＿２からは出力ＡＰ［ｎ］、ＷＥＮＰ及びＣＥＮＰがアドレスデコーダＡＤＲＣＴＬ、読み書き制御回路ＲＷＣＴＬ及びクロック制御回路ＣＬＫＣＴＬに、それぞれ供給される。
これにより、通常動作モードにおいて内部アドレス信号を保持する一時記憶回路は、テストモードにおけるスキャンフリップフロップチェーンとしても機能し、回路規模が削減される。
〔実施形態７〕
図１２は、実施形態７に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。図１１に示した実施形態６のメモリマクロＭＥＭＵの同様であるが、アドレス側スキャンチェーンとデータ側スキャンチェーンが分離されている点が異なる。メモリマクロＭＥＭＵは、アドレス側スキャンイン端子ＡＳＩと、アドレス側スキャンアウト端子ＡＳＯと、データ側スキャンイン端子ＳＩと、データ側スキャンアウト端子ＳＯとを有する。図１１でデータ側スキャンチェーンに入力されているＡＱ［０］は、アドレス側スキャンアウト端子ＡＳＯから出力される。メモリマクロＭＥＭＵの外部に設けられたテスト回路ＢＩＳＴからは、アドレス側スキャンイン端子ＡＳＩとデータ側スキャンイン端子ＳＩの両方に並列にテストデータがスキャン入力され、アドレス側スキャンアウト端子ＡＳＯとデータ側スキャンアウト端子ＳＯの両方から列にテストデータがスキャン出力される。
これにより、通常動作モードにおいて内部アドレス信号を保持する一時記憶回路は、テストモードにおけるスキャンフリップフロップチェーンとしても機能するので回路規模が削減され、さらに、スキャンチェーンの長さが実施形態６の場合よりも短縮されることによって、メモリテストに要する時間が短縮される。
〔実施形態８〕
図１３は、実施形態８に係るメモリマクロＭＥＭＵの構成例を示すブロック図である。メモリマクロＭＥＭＵでは、図６に示す一時記憶回路１００の一部が、データ側のスキャンフリップフロップＳｃａｎＦＦの一部と、回路が共通化されている。他の構成については、図６と同様であるので、詳しい説明を省略する。
回路の共通化について具体的に説明するために、データ側のスキャンフリップフロップＳｃａｎＦＦの構成の詳細を示す一方、一時記憶回路１００の境界線は図示を省略する。
データ側のスキャンフリップフロップＳｃａｎＦＦは、ｍビットのデータＤ［ｍ］に対応してｍ個のセレクタ９＿０〜９＿ｍ−１と、ｍ個の前段ラッチ回路５＿０〜５＿ｍ−１とｍ個の後段ラッチ回路６＿０〜と２＿０〜２＿ｎ−１を含んで構成されている。後段のラッチ回路２＿０〜２＿ｎ−１は、一時記憶回路１００の後段のラッチ回路２＿０〜２＿ｎ−１でもある。共通化のために後段のラッチ回路２＿０〜２＿ｎ−１には論理回路２０＿０〜２０＿ｎ−１がそれぞれ追加されている。一方、共通化されていない後段ラッチ回路６＿０〜は、前段ラッチ回路ラッチ回路５＿０〜の出力が直接入力されている。
図１４は、論理回路２０＿０〜２０＿ｎ−１のそれぞれの構成例を示す回路図であり、図１５は、その論理回路の機能を真理値表で示す説明図である。
図１４に示すように、論理回路２０＿０〜２０＿ｎ−１のそれぞれの論理回路２０は、２個のＡＮＤゲート１５と１６及び１個のＥＯＲゲート１４によって構成される。
通常モードでは、制御信号ＳＤＳ＝０、ＳＤＯ＝１が入力されることにより、後段のラッチ回路２＿０〜２＿ｎ−１には内部アドレス信号ＡＰ［ｎ］が転送される。前段のラッチ回路１＿０〜１＿ｎ−１と後段のラッチ回路２＿０〜２＿ｎ−１の組合せによって、フリップフリップ動作し、その出力はＡＱ［ｎ］として比較器ＣＯＭＰへ出力される。このモードでの動作は実施形態２と同様である。
スキャンデータシフトモードでは、制御信号ＳＤＳ＝１、ＳＤＯ＝０が入力されることにより、後段のラッチ回路２＿０〜２＿ｎ−１にはデータ側のスキャンフリップフロップＳｃａｎＦＦを構成する前段ラッチ回路５＿ｘ〜５＿ｍ−１の出力が供給される。ここでｘ＝ｍ−ｎとされる。残りの前段ラッチ回路５＿０〜５＿ｘ−１は、共通化されない後段ラッチ回路６＿０〜６＿ｘ（ラッチ回路６＿０のみ代表して図示し、他は図示を省略）に接続されている。スキャンデータ取り込みモードでは、制御信号ＳＤＳ＝１、ＳＤＯ＝１が入力されることにより、後段のラッチ回路２＿０〜２＿ｎ−１には、ｄｉ［］スキャンデータとａｉ［］に入力される内部アドレス信号ＡＰ［ｎ］の排他的論理和ｄｉ［］＾ａｉ［］が入力される。
これにより、通常動作モードにおいて内部アドレス信号を保持する一時記憶回路１００は、テストモードにおけるデータ側のスキャンフリップフロップチェーンとしても機能し、回路規模が削減される。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ブロック図に示したブロック分割は、単なる一例に過ぎず、１つのブロックの一部または全部の機能を他のブロックの機能と渾然一体に実現した別のブロックに変更して実現するなどの変更は、適宜任意に行うことができる。また、図示した回路で採用した正論理／負論理は一例に過ぎず、任意に変更することができる。
１、２、３、４、５、６ ラッチ
７、８、９ セレクタ
１０ インバータ
１１、１２ ＯＲゲート
１３、１４ ＥＯＲゲート
１５、１６ ＡＮＤゲート
２０ 論理回路
１００ 一時記憶回路
ＣＯＭＰ 比較回路
ＢＩＳＴ テスト回路
ＭＥＭＵ メモリマクロ（メモリユニット、メモリモジュール）
ＭＡＲＹ メモリアレイ
ＷＤ ワード線駆動回路
ＩＯ データ入出力部
ＣＴＲＬ 制御部
ＭＣ メモリセル
ＹＳＷ 列選択回路
ＳＡ センスアンプ回路
ＷＴＤ 書き込み駆動回路
ＩＯＢ 入出力バッファ回路
ＡＤＲＣＴＬ アドレス制御回路（アドレスデコーダ）
ＲＷＣＴＬ 読み書き（Ｒｅａｄ／Ｗｒｉｔｅ）制御回路
ＣＬＫＣＴＬ クロック制御回路
ＳｃａｎＦＦ データ側スキャンチェーン
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４ ＮチャネルＭＯＳトランジスタ
ＭＰ１，ＭＰ２ ＰチャネルＭＯＳトランジスタ
ＶＣＣ 電源
ＶＳＳ 接地
１０００ 半導体集積回路
ＣＰＵ１、ＣＰＵ２ ＣＰＵ（Central Processing Unit）
ＩＯＵ 入出力インターフェースユニット（Input / Output Interface Unit）
ＡＤＣ アナログ／ディジタル変換ユニット
ＣＭＵ 通信ユニット（Communication Unit）
ＤＭＡＣ ダイレクトメモリアクセスコントローラユニット
ＢＩＳＴ テスト回路（Test Unit; ex. Built-In Self Test Unit）
Ａ［０］〜Ａ［ｎ−１］ （Ａ［ｎ］） 入力アドレス信号、アドレス入力端子
ＡＰ［０］〜ＡＰ［ｎ−１］（ＡＰ［ｎ］） 内部アドレス信号
ＡＱ［０］〜ＡＱ［ｎ−１］（ＡＱ［ｎ］） 内部アドレス信号、内部アドレス出力端子
Ｄ［０］〜Ｄ［ｍ］ （Ｄ［ｍ］） データ信号、データ端子
ＣＬＫ クロック信号、クロック入力端子
ＩＣＬＫ、ＩＣＬＫＢ 内部クロック
ＷＥＮ ライトイネーブル信号、ライトイネーブル入力端子
ＣＥＮ チップイネーブル信号、チップイネーブル入力端子
ＷＥＮＰ，ＣＥＮＰ 内部アクセス制御信号
ＷＥＮＱ、ＣＥＮＱ 内部アクセス制御信号、内部アクセス制御信号出力端子
ＴＤＥＣ デコード起動信号
ＷＥ ライトイネーブル信号
ＳＥ センスアンプイネーブル信号
ＷＬ０〜ＷＬｉ ワード線
ＢＬ０〜ＢＬｋ、ＺＢＬ０〜ＺＢＬｋ ビット線、反転ビット線
Ｘ０〜Ｘｉ 行選択信号
Ｙ０〜Ｙｊ 列選択信号

Claims (18)

  1. アドレス入力端子と、クロック入力端子と、データ入出力端子と、ワード線によって選択される複数のメモリセルを有するメモリアレイと、ワード線駆動回路と、前記メモリアレイのデータを前記データ入出力端子に出力するデータ入出力部と、制御部とを備えるメモリマクロであって、
    前記制御部は、前記アドレス入力端子へ入力される入力アドレス信号を、前記クロック入力端子から入力される入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路と、前記内部アドレス信号に基づいてアドレスデコード信号を出力するアドレスデコーダとを有し、
    前記ワード線駆動回路は、前記アドレスデコード信号に基づいて前記メモリアレイの対応するワード線を選択して駆動し、
    前記データ入出力部は、前記ワード線によって選択された前記メモリアレイのデータを前記データ入出力端子に出力可能であり、
    前記内部アドレス信号を出力する、内部アドレス出力端子をさらに有する、メモリマクロ。
  2. 請求項１において、前記一時記憶回路は、前記入力クロック信号が第１論理レベルのとき前記入力アドレス信号を取り込み、前記第１論理レベルとは異なる第２論理レベルのときに、前記入力アドレス信号の値に関わらず取り込んだ値を前記内部アドレス信号として保持するラッチ回路を有し、
    前記内部アドレス信号は、前記アドレスデコーダに入力される、メモリマクロ。
  3. 請求項１において、
    前記一時記憶回路は、
    前記入力クロック信号が第１論理レベルのとき前記入力アドレス信号を取り込み、前記第１論理レベルとは異なる第２論理レベルのときに前記入力アドレス信号の値に関わらず取り込んだ値を第１内部アドレス信号として保持する、第１ラッチ回路と、
    前記入力クロック信号が前記第２論理レベルのとき前記第１内部アドレス信号を取り込み、前記第１論理レベルのときに取り込んだ値を前記内部アドレス信号として保持する、第２ラッチ回路とを有し、
    前記第１内部アドレス信号は、前記アドレスデコーダに入力される、メモリマクロ。
  4. 請求項３において、前記メモリマクロはアクセス制御信号が入力される制御信号端子と、アクセス制御回路とをさらに備え、
    前記一時記憶回路は、
    前記入力クロック信号が前記第１論理レベルのとき前記アクセス制御信号を取り込み、前記第２論理レベルのときに前記アクセス制御信号の値に関わらず取り込んだ値を第１アクセス制御信号として保持する、第３ラッチ回路と、
    前記入力クロック信号が前記第２論理レベルのとき前記第１アクセス制御信号を取り込み、前記第１論理レベルのときに取り込んだ値を内部アクセス制御信号として保持する、第４ラッチ回路とを有し、
    前記制御部は、前記第１アクセス制御信号に基づいて、前記メモリアレイへのアクセスを制御し、
    前記内部アクセス制御信号を出力する、内部アクセス制御信号出力端子をさらに有する、メモリマクロ。
  5. 請求項４において、前記アクセス制御信号は、イネーブル信号を含み、
    前記イネーブル信号がアサートされたときに前記メモリマクロへのアクセスが許可され、
    前記第３ラッチ回路は、前記入力クロック信号が前記第１論理レベルのとき前記イネーブル信号を取り込み、前記第２論理レベルのときに前記イネーブル信号の値に関わらず取り込んだ値を第１イネーブル信号として保持する、ラッチ回路を含み、
    前記制御回路は、前記第１イネーブル信号がネゲートされたときに、前記内部アドレス信号の前記内部アドレス出力端子への出力を停止する、メモリマクロ。
  6. 請求項１において、
    前記制御部は、前記内部アドレス信号を入力とする排他的論理和回路をさらに備え、
    前記アドレス出力端子からは、前記内部アドレス信号に代えて前記排他的論理和回路の出力結果が出力される、メモリマクロ。
  7. 請求項３において、前記メモリマクロは、スキャンイン端子と、スキャンアウト端子と、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンとをさらに有し、
    前記第１ラッチ回路と前記第２ラッチ回路によって構成されるフリップフロップは、前記テストモードにおいて前記制御部へのテストアドレスを入力するアドレス側スキャンフリップフロップチェーンを構成し、
    前記データ側スキャンフリップフロップチェーンと前記アドレス側スキャンフリップフロップチェーンは、互いに接続されて、前記テストモードにおいて、前記スキャンイン端子から入力されるテスト信号を順次シフトして前記テストデータと前記テストアドレスとを供給し、前記スキャンアウト端子からテスト結果を出力する、メモリマクロ。
  8. 請求項３において、前記メモリマクロは、アドレス側スキャンイン端子と、アドレス側スキャンアウト端子と、データ側スキャンイン端子と、データ側スキャンアウト端子と、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンとをさらに有し、
    前記第１ラッチ回路と前記第２ラッチ回路によって構成されるフリップフロップは、前記テストモードにおいて前記制御部へのテストアドレスを入力するアドレス側スキャンフリップフロップチェーンを構成し、
    前記テストモードにおいて、前記アドレス側スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストアドレスとして供給され、前記データ側スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストデータとして供給される、メモリマクロ。
  9. 請求項３において、前記メモリマクロは、スキャンイン端子と、スキャンアウト端子と、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンとをさらに有し、
    前記第２ラッチ回路は前記データ側スキャンフリップフロップチェーンに含まれ、
    前記テストモードにおいて、前記スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストデータとして供給され、
    前記テストモードとは異なる通常動作モードにおいて、前記第２ラッチ回路は、前記第１内部アドレス信号を取り込んで前記内部アドレス信号として、前記内部アドレス出力端子から出力する、メモリマクロ。
  10. 入力アドレス信号と入力クロック信号とが入力されデータを記憶し記憶するデータを出力するメモリと、比較器とを備える半導体集積回路装置であって、
    前記メモリは、ワード線によって選択される複数のメモリセルを有するメモリアレイと、ワード線駆動回路と、前記メモリアレイのデータを出力するデータ入出力部と、制御部とを備え、
    前記制御部は、前記入力アドレス信号を、前記入力クロック信号に同期して取り込み、内部アドレス信号として出力する一時記憶回路と、前記内部アドレス信号に基づいてアドレスデコード信号を出力するアドレスデコーダとを有し、
    前記ワード線駆動回路は、前記アドレスデコード信号に基づいて前記メモリアレイの対応するワード線を選択して駆動し、
    前記データ入出力部は、前記ワード線によって選択された前記メモリアレイのデータを前記データ入出力端子に出力可能であり、
    前記比較器は、前記入力アドレス信号と前記内部アドレス信号とが一致しているか否かを比較する、
    半導体集積回路装置。
  11. 請求項１０において、前記一時記憶回路は、前記入力クロック信号が第１論理レベルのとき前記入力アドレス信号を取り込み、前記第１論理レベルとは異なる第２論理レベルのときに、前記入力アドレス信号の値に関わらず取り込んだ値を前記内部アドレス信号として保持するラッチ回路を有し、
    前記内部アドレス信号は、前記アドレスデコーダに入力される、
    半導体集積回路装置。
  12. 請求項１０において、
    前記一時記憶回路は、前記入力クロック信号が第１論理レベルのとき前記入力アドレス信号を取り込み、前記第１論理レベルとは異なる第２論理レベルのときに前記入力アドレス信号の値に関わらず取り込んだ値を第１内部アドレス信号として保持する、第１ラッチ回路と、前記入力クロック信号が前記第２論理レベルのとき前記第１内部アドレス信号を取り込み、前記第１論理レベルのときに取り込んだ値を前記内部アドレス信号として保持する、第２ラッチ回路とを有し、
    前記第１内部アドレス信号は、前記アドレスデコーダに入力される、
    半導体集積回路装置。
  13. 請求項１２において、前記メモリにはアクセス制御信号が入力され、アクセス制御回路を有し、
    前記一時記憶回路は、前記入力クロック信号が前記第１論理レベルのとき前記アクセス制御信号を取り込み、前記第２論理レベルのときに前記アクセス制御信号の値に関わらず取り込んだ値を第１アクセス制御信号として保持する、第３ラッチ回路と、前記入力クロック信号が前記第２論理レベルのとき前記第１アクセス制御信号を取り込み、前記第１論理レベルのときに取り込んだ値を前記内部アクセス制御信号として保持する、第４ラッチ回路とを有し、
    前記制御部は、前記第１アクセス制御信号に基づいて、前記メモリアレイへのアクセスを制御し、
    前記比較器は、前記入力アドレス信号と前記内部アドレス信号とが一致しているか否かに加えて、前記アクセス制御信号と前記内部アクセス制御信号とが一致しているか否かをさらに比較する、
    半導体集積回路装置。
  14. 請求項１３において、前記アクセス制御信号は、イネーブル信号を含み、
    前記イネーブル信号がアサートされたときに前記メモリへのアクセスが許可され、
    前記第３ラッチ回路は、前記入力クロック信号が前記第１論理レベルのとき前記イネーブル信号を取り込み、前記第２論理レベルのときに前記イネーブル信号の値に関わらず取り込んだ値を第１イネーブル信号として保持する、ラッチ回路を含み、
    前記制御回路は、前記第１イネーブル信号がネゲートされたときに、前記内部アドレス信号の前記内部アドレス出力端子への出力を停止する、
    半導体集積回路装置。
  15. 請求項１０において、前記入力アドレス信号のすべてのビットの排他的論理和をとる第１排他的論理和回路と、前記内部アドレス信号のすべてのビットの排他的論理和をとる第２排他的論理和回路とをさらに備え、
    前記比較器は、前記入力アドレス信号と前記内部アドレス信号とが一致しているか否かに代えて、前記第１排他的論理和回路の出力と前記第２排他的論理和回路の出力とが一致しているか否かをさらに比較する、
    半導体集積回路装置。
  16. 請求項１２において、スキャンイン端子とスキャンアウト端子とを有し、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンをさらに有し、
    前記第１ラッチ回路と前記第２ラッチ回路によって構成されるフリップフロップは、前記テストモードにおいて前記制御部へのテストアドレスを入力するアドレス側スキャンフリップフロップチェーンを構成し、
    前記データ側スキャンフリップフロップチェーンと前記アドレス側スキャンフリップフロップチェーンは、互いに接続されて、前記テストモードにおいて、前記スキャンイン端子から入力されるテスト信号を順次シフトして前記テストデータと前記テストアドレスとを供給し、前記スキャンアウト端子からテスト結果を出力する、
    半導体集積回路装置。
  17. 請求項１２において、データ側スキャンイン端子とデータ側スキャンアウト端子とを有し、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンをさらに有し、
    前記第１ラッチ回路と前記第２ラッチ回路によって構成されるフリップフロップは、アドレス側スキャンイン端子とアドレス側スキャンアウト端子とを有し、前記テストモードにおいて前記制御部へのテストアドレスを入力するアドレス側スキャンフリップフロップチェーンを構成し、
    前記テストモードにおいて、前記アドレス側スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストアドレスとして供給され、前記データ側スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストデータとして供給される、
    半導体集積回路装置。
  18. 請求項１２において、スキャンイン端子とスキャンアウト端子とを有し、テストモードにおいて前記データ入出力部へのテストデータを入力するデータ側スキャンフリップフロップチェーンをさらに有し、
    前記第２ラッチ回路は前記データ側スキャンフリップフロップチェーンに含まれ、
    前記テストモードにおいて、前記スキャンイン端子から入力されるテスト信号は順次シフトされて前記テストデータとして供給され、
    前記テストモードとは異なる通常動作モードにおいて、前記第２ラッチ回路は、前記第１内部アドレス信号を取り込んで前記内部アドレス信号として前記比較器へ出力する、
    半導体集積回路装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169221A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
JP6702560B2 (ja) * 2017-02-21 2020-06-03 株式会社東芝 半導体集積回路
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10983159B2 (en) * 2018-12-20 2021-04-20 International Business Machines Corporation Method and apparatus for wiring multiple technology evaluation circuits
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) * 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
KR20210071469A (ko) 2019-12-06 2021-06-16 삼성전자주식회사 기능 안전 수준을 향상시키는 오류 검출 기능을 갖는 메모리 장치 및 이를 포함하는 제어 시스템
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
DE102021205958A1 (de) * 2021-06-11 2022-12-15 Robert Bosch Gesellschaft mit beschränkter Haftung Computerimplementiertes Verfahren zum Erstellen eines Linker-Codes für einen Erstellungsprozess eines ausführbaren Codes für eine Recheneinheit aus einem Quellcode
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124091A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体メモリ
JPH02310752A (ja) * 1989-05-26 1990-12-26 Fujitsu Ltd メモリ素子のアドレスチェック方式
JPH1063584A (ja) * 1996-08-23 1998-03-06 Mitsubishi Electric Corp キャッシュメモリシステム
JPH11161560A (ja) * 1997-11-26 1999-06-18 Fujitsu Ltd 記憶装置のアドレス正否判定装置およびアドレス正否判定方法
JP2000163994A (ja) * 1998-11-24 2000-06-16 Toshiba Corp 半導体記憶装置
JP2016071910A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330426A (ja) * 1998-05-12 1999-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP3952343B2 (ja) * 1998-12-10 2007-08-01 株式会社ルネサステクノロジ 誤り訂正方式
JP4357246B2 (ja) * 2003-09-16 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
JP2007250806A (ja) * 2006-03-16 2007-09-27 Dainippon Screen Mfg Co Ltd 基板処理装置
JP4949707B2 (ja) * 2006-03-22 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びそのテスト方法
JP2007257791A (ja) 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置
JP2009104757A (ja) * 2007-10-02 2009-05-14 Panasonic Corp 半導体記憶装置
JP5343734B2 (ja) * 2009-06-26 2013-11-13 富士通株式会社 半導体記憶装置
JP2015222467A (ja) * 2014-05-22 2015-12-10 ルネサスエレクトロニクス株式会社 マイクロコントローラ及びそれを用いた電子制御装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124091A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体メモリ
JPH02310752A (ja) * 1989-05-26 1990-12-26 Fujitsu Ltd メモリ素子のアドレスチェック方式
JPH1063584A (ja) * 1996-08-23 1998-03-06 Mitsubishi Electric Corp キャッシュメモリシステム
JPH11161560A (ja) * 1997-11-26 1999-06-18 Fujitsu Ltd 記憶装置のアドレス正否判定装置およびアドレス正否判定方法
JP2000163994A (ja) * 1998-11-24 2000-06-16 Toshiba Corp 半導体記憶装置
JP2016071910A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169221A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置
JP6991910B2 (ja) 2018-03-23 2022-01-13 ルネサスエレクトロニクス株式会社 半導体装置

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