JP2003272400A - 自己テスト回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】自己テスト機能と自己冗長機能とを併せ持つ半
導体記憶装置を簡単な構成で提供する。 【解決手段】自己テスト回路に設けた比較回路１３で、
メモリブロックの書き込みデータＴＤと、読み出しデー
タＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜
ＳＧＮに基づいて当該メモリセルアレイの良否判定を判
定回路で行う。比較回路１３と判定回路との間に介在さ
れる自己冗長信号生成部１４，１５，ＬＢ０〜ＬＪｎ
は、比較結果ＳＧ０〜ＳＧＮを判定回路に転送するとと
もに、該比較結果に基づくメモリブロックの不良情報を
１回の動作試験毎に自己冗長信号ＬＣＰ０〜ＬＣＰＪｎ
としてラッチして、冗長回路に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＢＩＳＴ（Buil
t In Self Test）による自己テスト機能と自己冗長機能
を備えた半導体記憶装置に関するものである。

【０００２】近年、半導体装置の試験工程では、ウェハ
上に形成されたチップに対しダイシングに先立ってウェ
ハ状態で動作試験が行われる。また、近年の半導体装置
ではその動作速度の高速化あるいは大容量化がますます
進み、外部試験装置の性能が半導体装置に追随できない
という問題点がある。そこで、ＢＯＳＴ（Built OutSel
f Test）と呼ばれるテストチップ、あるいは各チップ内
にあらかじめ形成される自己テスト回路であるＢＩＳＴ
（Built In Self Test）を外部試験装置との間に介在さ
せて、外部試験装置の性能を補いながら、動作試験が行
われている。また、近年の半導体記憶装置では、上記の
ような自己テスト機能を備えながら、その動作試験時に
不良セルを含んだメモリブロックを検出したとき、当該
メモリブロックへのアクセスを冗長メモリブロックに切
換える自己冗長回路を備えたものがある。そして、自己
テスト機能と自己冗長機能とを併せ持つ半導体記憶装置
を簡単な構成で実現することが必要となっている。

【０００３】

【従来の技術】ＢＩＳＴによる自己テスト機能と、自己
冗長機能とを併せ持つ半導体記憶装置として、従来次に
示すものが開示されている。

【０００４】特開平１１−２３８３９３号に記載された
メモリ装置では、ＢＩＳＴによる動作試験を行って、不
良セルを検出したとき、その不良セルのアドレスをチッ
プ内に搭載されたレジスタに格納する。

【０００５】そして、通常動作時に不良セルへのアクセ
スが発生すると、レジスタの格納内容に基づいて、その
不良セルへのアクセスが冗長セルに切換えられる。ま
た、チップ内に自己冗長機能を備えたものとして、特開
平３−１１６４９７号、特開２０００−３１１４９７
号、特許第３００６３０３号、特開平９−３１１８２４
号等が開示されている。

【０００６】特開２０００−３０４８３号には、動作試
験時に不良セルを検出したとき、チップ外部のデータ変
換処理装置に不良セルのアドレスデータを出力し、その
データ変換処理装置で冗長アドレスデータを算出し、そ
の冗長アドレスデータに基づいて冗長動作を行う構成が
開示されている。

【０００７】

【発明が解決しようとする課題】チップ内に自己冗長機
能を搭載する構成では、ＢＩＳＴ回路以外に、故障情報
を格納する記憶手段、不良アドレス発生回路、アドレス
変換回路、あるいはレジスタ等をチップ内に搭載する必
要がある。

【０００８】このため、チップ面積が大型化するととも
に、自己冗長機能を実現する回路とその他の回路とのイ
ンターフェースが複雑となるという問題点がある。チッ
プ外部に不良セルのアドレスデータを出力し、そのアド
レスデータに基づいて冗長アドレスデータを生成するこ
とにより自己冗長動作を行う構成では、チップ外部にデ
ータ変換処理装置を必要とするため、コストが上昇する
という問題点がある。

【０００９】この発明の目的は、自己テスト機能と自己
冗長機能とを併せ持つ半導体記憶装置を簡単な構成で提
供することにある。

【００１０】

【課題を解決するための手段】自己テスト回路に設けた
比較回路で、メモリブロックの書き込みデータと、読み
出しデータとを比較し、前記比較回路の比較結果に基づ
いて当該メモリセルアレイの良否判定を判定回路で行
う。前記比較回路と判定回路との間に介在される自己冗
長信号生成部は、前記比較結果を前記判定回路に転送す
るとともに、該比較結果に基づく前記メモリブロックの
不良情報を１回の動作試験毎に自己冗長信号としてラッ
チして、冗長回路に出力する。

【００１１】また、前記自己冗長信号生成部は、通常メ
モリブロック及び冗長メモリブロックにそれぞれ対応し
て設けられ、前記比較結果をラッチして前記自己冗長信
号として出力するラッチ回路と、前記ラッチ回路が不良
情報をラッチしたとき、当該ラッチ回路への比較結果の
入力を他のラッチ回路にシフトして、自己冗長信号とし
て維持する切換回路とから構成される。

【００１２】また、前記自己冗長信号生成部は、前記通
常メモリブロック及び冗長メモリブロックに対応して設
けられる比較回路と、前記比較回路にそれぞれ対応して
設けられ、前記比較結果をラッチして前記自己冗長信号
として出力するラッチ回路と、前記ラッチ回路が不良情
報をラッチしたとき、そのラッチデータに基づく自己冗
長信号で選択されたメモリブロックに対応するラッチ回
路のラッチデータを比較データとして前記判定回路に出
力する切換回路とから構成される。

【００１３】

【発明の実施の形態】（第一の実施の形態）以下、この
発明を具体化した半導体記憶装置の第一の実施の形態を
図面に従って説明する。

【００１４】図１はＡＳＩＣチップを示し、複数のメモ
リマクロ１ａ，１ｂと、パワーオンリセット回路２が搭
載される。前記各メモリマクロ１ａ，１ｂには、ＢＩＳ
Ｔ回路（自己テスト回路）３と、メモリセルアレイ４と
がそれぞれ形成される。そして、電源の投入に基づい
て、前記パワーオンリセット回路２からリセット信号Ｒ
Ｓが出力され、ＢＩＳＴ回路３ではそのリセット信号Ｒ
Ｓをトリガとしてメモリセルアレイ４の動作試験を開始
する。

【００１５】図２に示すように、前記ＢＩＳＴ回路３は
クロック発生回路５と、パターン発生部６と、データ比
較部７と、判定回路８とから構成される。前記クロック
発生回路５は、動作試験を行うためのクロック信号を生
成して、前記パターン発生部６に出力する。

【００１６】前記パターン発生部６は、コマンド発生回
路９と、アドレス発生回路１０と、データ発生回路１１
とから構成される。コマンド発生回路９は、動作試験を
行うためのコマンド信号ＣＭＤを生成して、前記メモリ
セルアレイ４に出力する。

【００１７】前記アドレス発生回路１０は、動作試験を
行うためのアドレスＡＤを生成して、メモリセルアレイ
４に出力する。前記データ発生回路１１は、動作試験を
行うための書き込みデータＴＤを生成して、前記メモリ
セルアレイ４及び前記データ比較部７に出力する。

【００１８】前記データ比較部７は、前記メモリセルア
レイ４から出力される読み出しデータＲＤＢ，ＱＤＢと
前記書き込みデータＴＤとを比較し、その比較結果をラ
ッチしたラッチデータＬＣＰをメモリセルアレイ４に出
力する。

【００１９】前記メモリセルアレイ４は、図３に示すよ
うに、Ｎ＋１個の通常ＩＯメモリブロックＢ（０）〜Ｂ
（Ｎ）と、ｎ＋１個の冗長ＩＯメモリブロックＪ（０）
〜Ｊ（ｎ）と、ＩＯ冗長回路１２とを備える。通常、冗
長ＩＯメモリブロックＪ（０）〜Ｊ（ｎ）の数は、ＩＯ
メモリブロックＢ（０）〜Ｂ（Ｎ）の数より少ない。

【００２０】前記ＩＯ冗長回路１２は、前記データ比較
部７のラッチデータＬＣＰの入力に基づいて、ＩＯメモ
リブロックＢ（０）〜Ｂ（Ｎ）と、冗長ＩＯメモリブロ
ックＪ（０）〜Ｊ（ｎ）の中からＮ＋１個のメモリブロ
ックを選択する。そして、前記パターン発生部６から出
力されるコマンド信号ＣＭＤ、アドレス信号ＡＤ及び書
き込みデータＴＤを選択中のメモリブロックにのみ出力
する。

【００２１】また、ＩＯ冗長回路１２は選択中のメモリ
ブロックから読み出された読み出しデータＲＤＢを前記
データ比較部７に出力する。なお、読み出しデータＱＤ
ＢはＩＯメモリブロックＢ（０）〜Ｂ（Ｎ）及び冗長Ｉ
ＯメモリブロックＪ（０）〜Ｊ（ｎ）からＩＯ冗長回路
１２を介することなく直接データ比較部７に出力される
データである。

【００２２】前記データ比較部７の構成を図４に従って
説明する。ＩＯメモリブロックＢ（０）〜Ｂ（Ｎ）及び
冗長ＩＯメモリブロックＪ（０）〜Ｊ（ｎ）の中から選
択されたＮ＋１個のメモリブロックから読み出された読
み出しデータＲＤＢ（０）〜ＲＤＢ（Ｎ）は、それぞれ
比較回路１３に入力される。

【００２３】また、前記比較回路１３には選択されたＮ
＋１個のメモリブロックに書き込まれる書き込みデータ
ＴＤ（０）〜（Ｎ）が期待値データとして入力される。
そして、各比較回路１３は読み出しデータＲＤＢ（０）
〜ＲＤＢ（Ｎ）と、期待値データＴＤ（０）〜ＴＤ
（Ｎ）とを比較して、その比較結果ＳＧ０〜ＳＧＮを第
一の切換回路１４に出力する。

【００２４】前記第一の切換回路１４には、前記ＩＯメ
モリブロックＢ（０）〜Ｂ（Ｎ）と等しい数のラッチ回
路ＬＢ（０）〜ＬＢ（Ｎ）と、冗長ＩＯメモリブロック
Ｊ（０）〜Ｊ（ｎ）と等しい数のラッチ回路ＬＪ（０）
〜ＬＪ（ｎ）が接続される。

【００２５】そして、第一の切換回路１４は前記ラッチ
回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ（０）〜ＬＪ（ｎ）
に出力信号ＣＰ（０）〜ＣＰ（Ｎ）,ＣＰ（Ｊ０）〜Ｃ
Ｐ（Ｊｎ）を出力し、その出力信号のうちのいずれかの
Ｎ＋１個は、前記比較回路１３の比較結果ＳＧ０〜ＳＧ
Ｎが出力される。

【００２６】前記ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ）
は、そのラッチデータＬＣＰ（０）〜ＬＣＰ（Ｎ）を前
記メモリセルアレイ４のＩＯ冗長回路１２及び第二の切
換回路１５に出力するとともに、前記第一の切換回路１
４に出力する。

【００２７】また、前記ラッチ回路ＬＪ（０）〜ＬＪ
（ｎ）は、そのラッチデータＬＣＰ（Ｊ０）〜（ＪＮ）
を前記メモリセルアレイ４のＩＯ冗長回路１２及び第二
の切換回路１５に出力するとともに、前記第一の切換回
路１４に出力する。

【００２８】前記第二の切換回路１５は、前記比較結果
ＳＧ０〜ＳＧＮが第一の切換回路１４を介して入力され
ているラッチ回路のラッチデータを取り込んで、比較デ
ータＣＰＤ（０）〜ＣＰＤ（Ｎ）として出力する。

【００２９】前記比較回路１３及び第一の切換回路１４
の具体的構成を図５に従って説明する。図５に示す第一
の切換回路１４は、メモリセルアレイ４において、１つ
の冗長ＩＯメモリブロックが形成される場合に対応す
る。

【００３０】前記比較回路１３は、ＥＮＯＲ回路で構成
される。そして、読み出しデータＲＤＢ（０）〜ＲＤＢ
（Ｎ）と、対応する期待値データＴＤ（０）〜ＴＤ
（Ｎ）とがともにＨレベルあるいはともにＬレベルとな
って一致する場合には、Ｈレベルの比較結果ＳＧ０〜Ｓ
ＧＮを出力する。

【００３１】また、読み出しデータＲＤＢ（０）〜ＲＤ
Ｂ（Ｎ）と、対応する期待値データＴＤ（０）〜ＴＤ
（Ｎ）とが一致しない場合には、Ｌレベルの比較結果Ｓ
Ｇ０〜ＳＧＮを出力する。

【００３２】前記第一の切換回路１４は、前記比較結果
ＳＧ０がＮチャネルＭＯＳトランジスタで構成される転
送トランジスタ１６及び２段のインバータ回路１７ａ，
１７ｂを介して出力信号ＣＰ０として出力される。

【００３３】前記転送トランジスタ１６のゲートには、
前記ラッチ回路ＬＢ（０）のラッチデータＬＣＰ（０）
がインバータ回路１８ａ，１８ｂを介して入力される。
従って、ラッチデータＬＣＰ（０）がＨレベルとなる
と、転送トランジスタ１６がオンされて、比較結果ＳＧ
０と同相の出力信号ＣＰ０が出力される。

【００３４】前記インバータ回路１７ａの出力信号は、
ＮＡＮＤ回路１９に入力され、そのＮＡＮＤ回路１９に
はパワーオンリセット回路２から出力されるリセット信
号ＲＳが入力される。ＮＡＮＤ回路１９の出力信号は、
インバータ回路１７ａに入力される。

【００３５】前記リセット信号ＲＳは、電源投入時に所
定時間に限りＬレベルとなるパルス信号である。従っ
て、電源投入時にはインバータ回路１７ａとＮＡＮＤ回
路１９とがラッチ回路として動作して、出力信号ＣＰ０
がＨレベルにラッチされる。

【００３６】前記比較結果ＳＧ１は、転送トランジスタ
２０及びインバータ回路２１ａ，２１ｂを介して出力信
号ＣＰ１として出力される。また、インバータ回路２１
ａの出力信号はＮＡＮＤ回路２２に入力され、そのＮＡ
ＮＤ回路２２には前記リセット信号ＲＳが入力され、Ｎ
ＡＮＤ回路２２の出力信号はインバータ回路２１ａに入
力される。従って、電源投入時にはインバータ回路２１
ａとＮＡＮＤ回路２２とがラッチ回路として動作して、
出力信号ＣＰ１がＨレベルにラッチされる。

【００３７】前記インバータ回路１８ａの出力信号は、
インバータ回路２３を介してＮＡＮＤ回路２４に入力さ
れる。前記ＮＡＮＤ回路２４にはラッチデータＬＣＰ
（１）が入力され、そのＮＡＮＤ回路２４の出力信号が
インバータ回路２５を介して転送トランジスタ２０のゲ
ートに入力される。

【００３８】また、前記比較結果ＳＧ０は、転送トラン
ジスタ２６を介して前記インバータ回路２１ａに入力さ
れる。比較結果ＳＧ２〜ＳＧＮも、比較結果ＳＧ１と同
様な回路に入力される。

【００３９】このように構成された第一の切換回路１４
では、ラッチデータＬＣＰ（０）〜ＬＣＰ（Ｎ）がすべ
てＨレベルであれば、転送トランジスタ１６，２０等が
オンされる。

【００４０】すると、比較結果ＳＧ０が出力信号ＣＰ０
として出力されるというように、比較結果ＳＧ０〜ＳＧ
Ｎが出力信号ＣＰ０〜ＣＰＮとして出力される。また、
例えばラッチデータＬＣＰ（０）がＬレベルとなると、
転送トランジスタ１６，２０がオフされ、転送トランジ
スタ２６がオンされる。すると、比較結果ＳＧ０は転送
トランジスタ２６を介してインバータ回路２１ａに入力
される。従って、比較結果ＳＧ０が出力信号ＣＰ１とし
て出力されることになる。

【００４１】同様に、比較結果ＳＧ１は出力信号ＣＰ２
として出力され、比較結果ＳＧ２は出力信号ＣＰ３とし
て出力され、比較結果ＳＧＮは出力信号ＣＰ（Ｊ０）と
して出力される。

【００４２】このような動作により、比較結果ＳＧ０〜
ＳＧＮは、対応する出力端子を一つずつシフトして、出
力信号ＣＰ１〜ＣＰ（Ｊ０）として出力される。図６
は、前記ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ
（０）〜ＬＪ（ｎ）の具体的構成を示す。同図において
は、前記メモリセルアレイ４において一つの冗長ＩＯメ
モリブロックＪ（０）を備えた場合のラッチ回路を示
す。そして、前記第一の切換回路１４はこのラッチ回路
ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ（０）に対応するよう
に、比較結果ＳＧ０〜ＳＧＮより一つ多い出力信号ＣＰ
０〜ＣＰＮ，ＣＰＪ０を出力する構成となっている。

【００４３】前記ラッチ回路ＬＢ（０）の構成を説明す
ると、前記第一の切換回路１４の出力信号ＣＰ０は、Ｎ
ＡＮＤ回路２７に入力され、そのＮＡＮＤ回路２７の出
力信号はＮＡＮＤ回路２８に入力され、そのＮＡＮＤ回
路２８の出力信号が前記ＮＡＮＤ回路２７に入力され
る。また、前記ＮＡＮＤ回路２８には前記リセット信号
ＲＳが入力される。

【００４４】前記ＮＡＮＤ回路２７の出力信号はＮＡＮ
Ｄ回路２９に入力され、そのＮＡＮＤ回路２９にはＢＩ
ＳＴ終了信号ＢＥが入力される。ＢＩＳＴ終了信号ＢＥ
は、前記ＢＩＳＴ回路３による１回の動作試験、すなわ
ち全メモリブロックＢ（０）〜Ｂ（Ｎ），Ｊ（０）〜Ｊ
（ｎ）の全メモリセルに対する書き込み動作及び読み出
し動作が終了する毎にＨレベルとなるパルス信号であ
る。

【００４５】従って、ＮＡＮＤ回路２７の出力信号がＬ
レベルであればＮＡＮＤ回路２９の出力信号は、ＢＩＳ
Ｔ終了信号ＢＥに関わらずＨレベルとなる。また、ＮＡ
ＮＤ回路２７の出力信号がＨレベルであれば、ＮＡＮＤ
回路２９の出力信号はＢＩＳＴ終了信号ＢＥの入力に基
づいてＬレベルとなる。

【００４６】前記ＮＡＮＤ回路２９の出力信号は、イン
バータ回路３０を介してＮＯＲ回路３１に入力される。
前記ＮＯＲ回路３１の出力信号は、ラッチデータＬＣＰ
（０）として出力されるとともに、ＮＯＲ回路３２に入
力される。また、ＮＯＲ回路３２には前記リセット信号
ＲＳがインバータ回路３３を介して入力される。前記Ｎ
ＯＲ回路３２の出力信号は前記ＮＯＲ回路３１に入力さ
れる。

【００４７】このようなラッチ回路ＬＢ（０）では、電
源投入に基づいて、リセット信号ＲＳが所定時間Ｌレベ
ルとなると、ＮＡＮＤ回路２８の出力信号はＨレベルと
なる。このとき、第一の切換回路１４の出力信号ＣＰ０
はＨレベルにリセットされているので、ＮＡＮＤ回路２
７の出力信号はＬレベルとなる。

【００４８】すると、ＮＡＮＤ回路２９の出力信号はＨ
レベルとなり、インバータ回路３０の出力信号はＬレベ
ルとなる。また、ＮＯＲ回路３２の出力信号は、リセッ
ト信号ＲＳに基づいてＬレベルとなっている。

【００４９】従って、リセット信号ＲＳの入力に基づい
て、ラッチデータＬＣＰ（０）はＨレベルにリセットさ
れる。この状態で、入力信号ＣＰ０がＨレベルに維持さ
れていれば、ラッチデータＬＣＰ（０）はＨレベルに維
持される。

【００５０】また、入力信号ＣＰ０がＬレベルとなる
と、ＮＡＮＤ回路２７の出力信号がＨレベルとなる。こ
のとき、リセット信号ＲＳはＨレベルに復帰しているの
で、ＮＡＮＤ回路２８の出力信号はＬレベルとなり、Ｎ
ＡＮＤ回路２７の出力信号はＨレベルにラッチされる。
このＮＡＮＤ回路２７のラッチ信号は、その後、入力信
号ＣＰ０がＨレベルに復帰しても、Ｈレベルに維持され
る。

【００５１】そして、ＢＩＳＴ終了信号ＢＥがＨレベル
となると、ＮＡＮＤ回路２９の出力信号がＬレベルとな
り、インバータ回路３０の出力信号がＨレベルとなる。
すると、ＮＯＲ回路３１の出力信号はＬレベルとなる。
このとき、リセット信号ＲＳはＨレベルであり、インバ
ータ回路３３の出力信号はＬレベルであることから、Ｎ
ＯＲ回路３２の出力信号はＨレベルとなり、ラッチデー
タＬＣＰ（０）はＬレベルにラッチされる。従って、Ｌ
レベルの入力信号ＣＰ０が入力されると、ラッチデータ
ＬＣＰ（０）がＬレベルとなる。

【００５２】ラッチ回路ＬＢ（１）〜ＬＢ（Ｎ），ＬＪ
（０）の構成は、ラッチ回路ＬＢ（０）と同様である。
前記ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ（０）の
ラッチデータＬＣＰ（０）〜ＬＣＰ（Ｎ）,ＬＣＰ（Ｊ
０）が入力される前記第二の切換回路１５の具体的構成
を図７に従って説明する。

【００５３】ラッチデータＬＣＰ（０）は、転送トラン
ジスタ３４を介して比較データＣＰＤ（０）として出力
される。また、ラッチデータＬＣＰ（０）はインバータ
回路３５，３６を介して前記転送トランジスタ３４のゲ
ートに入力される。

【００５４】ラッチデータＬＣＰ（１）は、転送トラン
ジスタ３７を介して比較データＣＰＤ（０）として出力
され、転送トランジスタ３８を介して比較データＣＰＤ
（１）として出力される。前記転送トランジスタ３７の
ゲートには、前記インバータ回路３５の出力信号が入力
される。

【００５５】また、ラッチデータＬＣＰ（１）はＮＡＮ
Ｄ回路３９に入力され、そのＮＡＮＤ回路３９には前記
インバータ回路３５の出力信号がインバータ回路４０を
介して入力される。

【００５６】前記ＮＡＮＤ回路３９の出力信号は、イン
バータ回路４１を介して前記転送トランジスタ３８のゲ
ートに入力される。また、ラッチデータＬＣＰ（２）は
転送トランジスタ４２を介して比較データＣＰＤ（１）
として出力され、前記転送トランジスタ４２のゲートに
は前記ＮＡＮＤ回路３９の出力信号が入力される。

【００５７】このようにして、各ラッチデータＬＣＰ
（１）〜ＬＣＰ（Ｎ）はそれぞれ同様な切換回路に入力
される。また、ラッチデータＬＣＰ（Ｊ０）は、転送ト
ランジスタ４３を介して比較データＣＰＤ（Ｎ）として
出力される。

【００５８】このような構成により、ラッチデータＬＣ
Ｐ（０）〜ＬＣＰ（Ｎ）がすべてＨレベルとなると、各
ラッチデータＬＣＰ（０）〜ＬＣＰ（Ｎ）が比較データ
ＣＰＤ（０）〜ＣＰＤ（Ｎ）として出力される。

【００５９】また、例えばラッチデータＬＣＰ（０）の
みがＬレベルとなると、転送トランジスタ３４がオフさ
れるとともに、転送トランジスタ３７がオンされて、ラ
ッチデータＬＣＰ（１）が比較データＣＰＤ（０）とし
て出力される。

【００６０】また、転送トランジスタ３８がオフされる
とともに、転送トランジスタ４２がオンされて、ラッチ
データＬＣＰ（２）が比較データＣＰＤ（１）として出
力される。

【００６１】このようにして、各ラッチデータが一つず
つシフトして出力され、ラッチデータＬＣＰ（ｎ）が比
較データＣＰＤ（ｎ−１）として出力される。また、ラ
ッチデータＬＣＰ（Ｊ０）が比較データＣＰＤ（Ｎ）と
して出力される。

【００６２】例えばラッチデータＬＣＰ（１）のみがＬ
レベルとなると、ラッチデータＬＣＰ（０）は比較デー
タＣＰＤ（０）として出力され、ラッチデータＬＣＰ
（２）〜ＬＣＰ（Ｎ）が一つずつシフトされて、比較デ
ータＣＰＤ（１）〜ＣＰＤ（Ｎ-１）として出力され
る。

【００６３】また、ラッチデータＬＣＰ（Ｊ０）が比較
データＣＰＤ（Ｎ）として出力される。前記比較データ
ＣＰＤ（０）〜ＣＰＤ（Ｎ）は、前記判定回路８に出力
される。前記判定回路８は、図８に示すように、カウン
ター回路４４を備え、ＢＩＳＴ回路３により当該各メモ
リセルアレイ４の１回の動作試験が終了するたびに、
「１」カウントアップする。

【００６４】そして、冗長ＩＯメモリブロックＪ（０）
〜Ｊ（ｎ）の数より「１」多い「ｎ＋２」回の動作試験
を行った後に、比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）
がすべて「１」でない場合には、当該メモリセルアレイ
４が不良であることを判定した判定結果Ｊを出力する。

【００６５】次に、上記のように構成されたメモリマク
ロ１ａ，１ｂの動作を説明する。図１０に示すように、
電源の投入後、各メモリマクロ１ａ，１ｂではＢＩＳＴ
回路３による１回目の動作試験が開始される（ステップ
１）。

【００６６】このとき、電源の投入に基づいて、データ
比較部７の第一の切換回路１４では、リセット信号ＲＳ
により各出力信号ＣＰ０〜ＣＰＮ，ＣＰＪ０〜ＣＰＪｎ
がＨレベルにリセットされる。

【００６７】また、リセット信号ＲＳにより、各ラッチ
回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ（０）〜ＬＪ（ｎ）
がＨレベルにリセットされる。そして、第二の切換回路
１５から出力される比較データＣＰＤ（０）〜ＣＰＤ
（Ｎ）はＨレベルにリセットされる。

【００６８】このようなリセット動作に続いて、動作試
験が開始されると、各ＩＯメモリブロックＢ（０）〜Ｂ
（Ｎ）の各記憶セルに対し、ＢＩＳＴ回路３によりデー
タの書き込み動作が行われ、次いで書き込まれたデータ
の読み出し動作が行われる。

【００６９】そして、各ＩＯメモリブロックＢ（０）〜
Ｂ（Ｎ）から読み出された読み出しデータＲＤＢ(０)〜
ＲＤＢ（Ｎ）がＢＩＳＴ回路３の比較回路１３で期待値
ＴＤ（０）〜ＴＤ（Ｎ）と順次比較され、その比較結果
ＳＧ０〜ＳＧＮが第一の切換回路１４に順次出力され
る。

【００７０】第一の切換回路１４では、ラッチ回路ＬＢ
（０）〜ＬＢ（Ｎ），ＬＪ（０）〜ＬＪ（ｎ）のラッチ
データＬＣＰ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜
（Ｊｎ）がＨレベルであることから、入力信号ＳＧ０〜
ＳＧＮが出力信号ＣＰ０〜ＣＰＮとして順次出力され
る。

【００７１】ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ
（０）〜ＬＪ（ｎ）では、入力信号ＣＰ０〜ＣＰＮがＨ
レベルであれば、電源投入時にリセットされた状態に維
持される。

【００７２】入力信号ＣＰ０〜ＣＰＮのうち、例えば入
力信号ＣＰ１がＬレベルとなると、その入力信号ＣＰ１
が入力されるＮＡＮＤ回路２７の出力信号がＨレベルに
ラッチされる。このとき、出力信号ＬＣＰ（１）はＨレ
ベルに維持されている。

【００７３】このようにして、１回目の動作試験が終了
した後、ＢＩＳＴ終了信号ＢＥがＨレベルに立ち上がる
と、ラッチデータＬＣＰ（１）のみがＬレベルにラッチ
され（図９においてはFail）、第二の切換回路１５から
出力される比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）のう
ちＣＰＤ（１）のみがＬレベルとなる。

【００７４】ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ
（０）〜ＬＪ（ｎ）のラッチデータＬＣＰ（０）〜ＬＣ
Ｐ（Ｎ），ＬＣＰ（Ｊ０）〜（Ｊｎ）は、ＩＯ冗長回路
１２及び第一の切換回路１４に入力される。

【００７５】ＩＯ冗長回路１２では、ラッチデータＬＣ
Ｐ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜（Ｊｎ）に
基づいて冗長動作を行う（ステップ２）。上記のよう
に、ラッチデータＬＣＰ（１）のみがＬレベルである
と、ＩＯ冗長回路１２では、対応するＩＯメモリブロッ
ク（Ｂ１）へのアクセスを冗長ＩＯメモリブロック（Ｊ
０）に切換える。

【００７６】ステップ２において、ラッチデータＬＣＰ
（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜（Ｊｎ）がす
べてＨレベルであれば、冗長動作は行われない。次い
で、判定回路８内のカウンタ回路４４のカウント値がオ
ーバーフローしていなければ、すなわち冗長ＩＯメモリ
ブロックの数ｎ＋１に対し、カウント値がｎ＋２を越え
ていなければ、ステップ１に復帰して、２回目の動作試
験が行われる（ステップ２，３）。

【００７７】このとき、ラッチデータＬＣＰ（１）によ
り第一の切換回路１４では、図９に示すように、比較回
路１３の出力信号ＳＧ０は出力信号ＣＰ０として出力さ
れる。しかし、比較回路１３の出力信号ＳＧ１〜ＳＧＮ
は一つずつシフトされてラッチ回路ＬＢ（２）〜ＬＪ
（０）に入力される。そして、ラッチ回路ＬＢ（１）の
ラッチデータＬＣＰ（１）はＬレベルに維持される。

【００７８】また、第二の切換回路１５では、ラッチデ
ータＬＣＰ（０）は比較データＣＰＤ(０)として出力さ
れる。そして、ラッチデータＬＣＰ（２）〜ＬＣＰ（Ｊ
０）が一つずつシフトされて、比較データＣＰＤ（１）
〜ＣＰＤ（Ｎ）として出力される。

【００７９】また、新たに比較結果ＳＧ０〜ＳＧＮのい
ずれかがＬレベルとなると、２回目の動作試験の終了と
ともに、対応するラッチデータがＬレベルにラッチさ
れ、ＩＯ冗長回路１２において新たな冗長動作が行われ
る。

【００８０】このような動作試験がｎ＋２回行われた
後、判定回路８で比較データＣＰＤ（０）〜ＣＰＤ
（Ｎ）がすべてＨレベルであるか否か、すなわち当該メ
モリセルアレイが正常に動作しているか否かを判定する
（ステップ４）。

【００８１】比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）が
すべてＨレベルであれば、冗長動作により選択されたメ
モリブロックが正常に動作している良品と判定され、通
常動作に移行する（ステップ５）。

【００８２】また、比較データＣＰＤ（０）〜ＣＰＤ
（Ｎ）のいずれかがＬレベルである場合には、冗長動作
に関わらず選択されたメモリブロックのいずれかが正常
に動作していない不良品と判定される（ステップ６）。

【００８３】上記のように構成されたＢＩＳＴ回路３で
は、次に示す作用効果を得ることができる。 （１）ＢＩＳＴ回路３での動作試験による不良ＩＯメモ
リブロックの検出動作と並行して、不良ＩＯメモリブロ
ックを冗長ＩＯメモリブロックに冗長する自己冗長動作
を行うことができる。 （２）不良ＩＯメモリブロックが検出されたとき、その
不良情報をラッチ回路でラッチしながら、複数回の動作
試験を繰り返し行うことができる。 （３）動作試験は、冗長ＩＯメモリブロックの数ｎ＋１
に対し、ｎ＋２回まで行い、その結果、比較データＣＰ
Ｄ（０）〜ＣＰＤ（Ｎ）がすべてＨレベルとなれば、良
品として判定することができる。また、ｎ＋２回の動作
試験の後、比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）のい
ずれかがＬレベルとなったとき、不良品と判定すること
ができる。 （４）データ比較部７では、不良となったＩＯメモリブ
ロックに対応するラッチ回路で不良情報をラッチするこ
とができる。また、その不良情報に基づいて、メモリセ
ルアレイ４内のＩＯ冗長回路１２で自己冗長動作を行う
ことができる。 （５）データ比較部７では、ラッチ回路ＬＢ（０）〜Ｌ
Ｂ（Ｎ），ＬＪ（０）〜ＬＪ（ｎ）の前後に設けた第一
及び第二の切換回路１４，１５により、不良情報をラッ
チしたラッチ回路以外のラッチ回路で比較結果を転送し
て、比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）として判定
回路８に出力することができる。 （６）第一及び第二の切換回路１４，１５では、ＩＯメ
モリブロックに対応するラッチ回路で不良情報をラッチ
したとき、次の回の動作試験では、不良情報をラッチし
たラッチ回路を回避するように、一つずつシフトしたラ
ッチ回路を介して比較結果を転送することができる。 （７）前記ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＪ
（０）〜ＬＪ（ｎ）は、１回の動作試験が終了する毎に
入力されるＢＩＳＴ終了信号ＢＥに基づいて、不良情報
をラッチすることができる。 （８）不良ＩＯメモリブロックの検出動作と並行して、
自己冗長動作を行うためのデータ比較部７を論理回路及
び転送トランジスタのみで簡便に構成することができ
る。 （９）ＢＩＳＴ回路３以外に、故障情報を格納する記憶
手段、不良アドレス発生回路、アドレス変換回路、ある
いはレジスタ等をチップ内に搭載する必要がない。この
ため、チップ面積の大型化を防止することができる。 （１０）チップ外部に冗長アドレスデータを生成するた
めのデータ変換処理装置を必要としない。

【００８４】（第二の実施の形態）前記第一の実施の形
態のＢＩＳＴ回路３では、冗長ＩＯメモリブロック(Ｊ
０)〜（Ｊｎ）の冗長系統数ｎ＋１に対し、必ずｎ＋２
回の動作試験を行った後に、当該メモリセルアレイ４の
良否を判定した。この実施の形態では、１回の動作試験
を行う毎に良否判定を行い、良品と判定された場合に
は、直ちに通常動作に移行する機能をＢＩＳＴ回路３に
備えるものである。

【００８５】このような機能を備えたＢＩＳＴ回路３の
動作を図１１に従って説明する。電源の投入後、各メモ
リマクロ１ａ，１ｂではＢＩＳＴ回路３による１回目の
動作試験が開始される（ステップ１１）。動作試験時の
ＢＩＳＴ回路３の動作は、第一の実施の形態と同様であ
る。

【００８６】次いで、１回目の動作試験による比較デー
タＣＰＤ（０）〜（Ｎ）に基づく判定回路８の判定結果
Ｊに基づいて、当該メモリセルアレイの良否判定を行う
（ステップ１２）。

【００８７】そして、比較データＣＰＤ（０）〜（Ｎ）
がすべてＨレベルであって、判定結果Ｊが良品であれ
ば、通常動作に移行する（ステップ１７）。ステップ１
２において、比較結果が不良であれば、比較データＣＰ
Ｄ（０）〜（Ｎ）のうち、Ｌレベルとなった比較データ
の数、すなわち不良セルが存在するＩＯメモリブロック
の数と冗長ＩＯメモリブロックの数とを比較する（ステ
ップ１３）。

【００８８】不良セルが存在するＩＯメモリブロックの
数が、冗長ＩＯメモリブロックの数を越えていれば、直
ちに不良品と判定して、動作試験を終了する（ステップ
１６）。

【００８９】不良セルが存在するＩＯメモリブロックの
数が、冗長ＩＯメモリブロックの数を越えていなけれ
ば、ステップ１４において、カウンタ回路４４のカウン
ト値が（ｎ＋２）を越えているか否かを判定する。

【００９０】カウント値が（ｎ＋２）を越えていない場
合には、ラッチ回路のラッチデータＬＣＰ（０）〜ＬＣ
Ｐ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ（Ｊｎ）に基づい
て、ＩＯ冗長回路１２により冗長動作を行う（ステップ
１５）。そして、ステップ１１に移行して、上記動作を
繰り返す。

【００９１】また、ステップ１４において、カウント値
が（ｎ＋２）を越えている場合には、不良と判定してス
テップ１６に移行する。上記のように動作するＢＩＳＴ
回路３では、前記実施の形態で得られた作用効果に加え
て、次に示す作用効果を得ることができる。 （１）動作試験の結果、良品と判定された場合には、冗
長系統数ｎ＋１に対し（ｎ＋２）回の動作試験を行う前
に、動作試験を終了することができる。従って、良品に
対する動作試験時間の短縮を図ることができる。 （第三の実施の形態）図１２は、第三の実施の形態を示
す。この実施の形態は、第一の実施の形態のデータ比較
部７の構成を一部変更したものである。第一の実施の形
態と同一構成部分は同一符号を付して説明する。

【００９２】比較回路１３は、前記実施の形態と同様に
構成され、その比較結果ＳＧ０〜ＳＧＮ，ＳＧＪ０〜Ｓ
ＧＪｎは第一のバイパス回路４５を介して前記ラッチ回
路ＬＢ（０）〜ＬＢ（Ｎ）にそれぞれ入力される。な
お、各比較回路１３に入力される読み出しデータＲＤＢ
（０）〜ＲＤＢ（Ｎ）は各メモリブロックからＩＯ冗長
回路１２を経ることなく入力されるデータである。

【００９３】比較回路４６は、前記冗長ＩＯメモリブロ
ック（Ｊ０）〜（Ｊｎ）と同数設けられ、各冗長ＩＯメ
モリブロック（Ｊ０）〜（Ｊｎ）の読み出しデータＱＤ
Ｂ（Ｊ０）〜（Ｊｎ）と、期待値データＴＤ（Ｊ０）〜
（Ｊｎ）が入力される。

【００９４】前記読み出しデータＱＤＢ（Ｊ０）〜（Ｊ
ｎ）は、図３に示すように、ＩＯ冗長回路１２を経るこ
となく入力される。期待値データＴＤ（Ｊ０）〜（Ｊ
ｎ）は、動作試験時に各冗長ＩＯメモリブロック（Ｊ
０）〜（Ｊｎ）に書き込まれる書き込みデータと等しい
データである。なお、この実施の形態では、動作試験時
に各ＩＯメモリブロック（Ｂ０）〜（ＢＮ）及び各冗長
ＩＯメモリブロック（Ｊ０）〜（Ｊｎ）に対してデータ
の書き込み動作及び読み出し動作が行われる。

【００９５】前記比較回路４６の比較結果ＳＧ（Ｊ０）
〜ＳＧ（Ｊｎ）は、前記第一のバイパス回路４５を介し
て前記ラッチ回路ＬＢ（Ｊ０）〜ＬＢ（Ｊｎ）にそれぞ
れ入力される。

【００９６】前記ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），
ＬＢ（Ｊ０）〜ＬＢ（Ｊｎ）は前記第一の実施の形態と
同様に構成される。前記各ラッチ回路ＬＢ（０）〜ＬＢ
（Ｎ），ＬＢ（Ｊ０）〜ＬＢ（Ｊｎ）のラッチデータＬ
ＣＰ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ
（Ｊｎ）は、第一の実施の形態と同様に構成された第二
の切換回路１５に出力されるとともに、前記ＩＯ冗長回
路１２に出力される。

【００９７】前記第二の切換回路１５の出力信号は、第
二のバイパス回路４７を介して、比較データＣＰＤ
（０）〜ＣＰＤ（Ｎ），ＣＰＤ（Ｊ０）〜ＣＰＤ（Ｊ
ｎ）として出力される。また、第二のバイパス回路４７
には前記比較回路１３，４６の比較結果ＳＧ０〜ＳＧ
Ｎ，ＳＧＪ０〜ＳＧＪｎが入力される。

【００９８】図１４は、前記比較回路１３，４６及び第
一のバイパス回路４５の具体的構成を示し、図１５はラ
ッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ（Ｊ０）の構成
を示す。ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ（Ｊ
０）は、入力信号がＣＰＢ（０）〜ＣＰＢ（Ｎ），ＣＰ
Ｂ（Ｊ０）となる点を除いて第一の実施の形態と同様で
ある。

【００９９】また、図１４、図１５に示す構成は、前記
第一の実施の形態と同様に、１つの冗長ＩＯメモリブロ
ックを備えた場合に対応するものである。前記比較回路
４６は、比較回路１３と同様にＥＮＯＲ回路で構成され
る。第一のバイパス回路４５は、各比較回路１３，４６
の比較結果ＳＧ０〜ＳＧＮ，ＳＧＪ０がそれぞれＮＯＲ
回路４８に入力され、そのＮＯＲ回路４８の出力信号が
インバータ回路４９に入力される。

【０１００】前記ＮＯＲ回路４８にはバイパス信号ＢＰ
が入力される。前記バイパス信号ＢＰは、１回目の動作
試験時にはＬレベルに維持され、２回目の動作試験時に
Ｈレベルとなる信号である。そして、各インバータ回路
４９から出力信号ＣＰＢ（０）〜ＣＰＢ（Ｎ），ＣＰＢ
（Ｊ０）がラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ
（Ｊ０）にそれぞれ出力される。

【０１０１】従って、バイパス信号ＢＰがＬレベルであ
れば、各比較回路１３，４６の比較結果ＳＧ０〜ＳＧ
Ｎ，ＳＧＪ０がラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），Ｌ
Ｂ（Ｊ０）にそのまま出力される。

【０１０２】また、バイパス信号ＢＰがＨレベルとなれ
ば、各ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ（Ｊ
０）の入力信号はすべてＨレベルとなる。従って、２回
目の動作試験では１回目の動作試験時のラッチデータＬ
ＣＰ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）が維持され
る。

【０１０３】図１６に示す第二の切換回路１５は、第一
の実施の形態と同様である。第二のバイパス回路４７
は、第二の切換回路１５から出力される各ラッチデータ
ＬＣＰ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）につい
て、それぞれ同様な回路で構成される。そこで、ラッチ
データＬＣＰ（０）若しくは同ＬＣＰ（１）が入力され
る回路について説明する。

【０１０４】第二の切換回路１５の出力信号は、ＮＡＮ
Ｄ回路５０に入力され、そのＮＡＮＤ回路５０には前記
バイパス信号ＢＰがインバータ回路５１を介して入力さ
れる。

【０１０５】ＮＡＮＤ回路５２には前記比較結果ＳＧ０
が入力され、そのＮＡＮＤ回路５２には前記バイパス信
号ＢＰが入力される。そして、ＮＡＮＤ回路５０，５２
の出力信号がＮＡＮＤ回路５３に入力され、そのＮＡＮ
Ｄ回路５３から比較データＣＰＤ（０）が出力される。

【０１０６】このような構成により、バイパス信号ＢＰ
がＬレベルであれば、ＮＡＮＤ回路５０の出力信号がＨ
レベルに固定されるため、第二の切換回路１５の出力信
号がそのまま比較データＣＰＤ（０）として出力され
る。また、バイパス信号ＢＰがＨレベルであれば、ＮＡ
ＮＤ回路５０の出力信号がＨレベルに固定されるため、
比較結果ＳＧ０が比較データＣＰＤ（０）として出力さ
れる。

【０１０７】従って、バイパス信号ＢＰがＨレベルであ
れば、ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ（Ｊ
０）及び第二の切換回路１５を経ることなく、第二のバ
イパス回路４７にバイパスされて、比較データＣＰＤ
（０）〜ＣＰＤ（Ｎ）として出力される。

【０１０８】図１３に示す判定回路５４は、第一の実施
の形態の判定回路８からカウンタ回路４４を省略した構
成である。次に、上記のように構成されたメモリマクロ
の動作を図１７に従って説明する。

【０１０９】電源の投入後、各メモリマクロ１ａ，１ｂ
ではＢＩＳＴ回路３による１回目の動作試験が開始され
る（ステップ２１）。このとき、各ＩＯメモリブロック
（Ｂ０）〜（ＢＮ）及び各冗長ＩＯメモリブロック（Ｊ
０）〜（Ｊｎ）に対してデータの書き込み動作及び読み
出し動作が行われる。

【０１１０】そして、各ＩＯメモリブロック（Ｂ０）〜
（ＢＮ）及び各冗長ＩＯメモリブロック（Ｊ０）〜（Ｊ
ｎ）から読み出された読み出しデータが比較回路１３，
４６で比較され、その比較結果ＳＧ０〜ＳＧＮ，ＳＧＪ
０〜ＳＧＪｎが第一のバイパス回路４５に出力される。

【０１１１】第一のバイパス回路４５にはＬレベルのバ
イパス信号ＢＰが入力されているので、比較結果ＣＰＢ
（０）〜ＣＰＢ（Ｎ），ＣＰＢ（Ｊ０）〜ＣＰＢ（Ｊ
ｎ）がラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ（Ｊ
０）〜ＬＢ（Ｊｎ）に入力される。

【０１１２】ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ
（Ｊ０）〜ＬＢ（Ｊｎ）の各ラッチデータＬＣＰ（０）
〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ（Ｊｎ）は、
リセット信号ＲＳによりすべてＨレベルにリセットされ
ている。また、第二のバイパス回路４７にはＬレベルの
バイパス信号ＢＰが入力されている。

【０１１３】従って、第二のバイパス回路４７から出力
される比較データＣＰＤ（０）〜ＣＰＤ（Ｎ），ＣＰＤ
（Ｊ０）〜ＣＰＤ（Ｊｎ-１）はすべてＨレベルとな
る。次いで、１回目の動作試験が終了して、ＢＩＳＴ終
了信号ＢＥがＨレベルとなると、比較結果ＳＧ０〜ＳＧ
Ｎ，ＳＧＪ０〜ＳＧＪｎがラッチ回路ＬＢ（０）〜ＬＢ
（Ｎ），ＬＢ（Ｊ０）〜ＬＢ（Ｊｎ）に取り込まれてラ
ッチされる。

【０１１４】ラッチ回路ＬＢ（０）〜ＬＢ（Ｎ），ＬＢ
（Ｊ０）〜ＬＢ（Ｊｎ）のラッチデータＬＣＰ（０）〜
ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ（Ｊｎ）は、第
二の切換回路１５に出力される。また、ラッチデータＬ
ＣＰ（０）〜ＬＣＰ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ
（Ｊｎ）は、ＩＯ冗長回路１２に出力される。

【０１１５】第二の切換回路１５では、Ｌレベルのラッ
チデータＬＣＰを比較データＣＰＤとして出力しないよ
うにシフト動作を行い、第二のバイパス回路４７を介し
て比較データＣＰＤ（０）〜ＣＰＤ（Ｎ）として出力す
る。

【０１１６】次いで、比較データＣＰＤ（０）〜ＣＰＤ
（Ｎ）が判定回路５４に入力されて、判定動作が行われ
る（ステップ２２）。すなわち、第二の切換回路１５に
よるシフト動作により、比較データＣＰＤ（０）〜ＣＰ
Ｄ（Ｎ）がすべてＨレベルであれば、判定回路５４は良
品を示す判定結果Ｊを出力する。

【０１１７】次いで、ラッチデータＬＣＰ（０）〜ＬＣ
Ｐ（Ｎ），ＬＣＰ（Ｊ０）〜ＬＣＰ（Ｊｎ）に基づい
て、ＩＯ冗長回路１２で冗長動作を行い（ステップ２
３）、通常動作に移行する（ステップ２４）。

【０１１８】ステップ２２において、比較データＣＰＤ
（０）〜ＣＰＤ（Ｎ）がすべてＨレベルとならない場
合、すなわち不良となったＩＯメモリブロックの数が冗
長ＩＯメモリブロックの数より多い場合、判定回路５４
は不良と判定して動作を終了する（ステップ２５）。

【０１１９】上記のような動作では、動作試験を１回の
み行い、冗長可能な範囲であれば良品と判定して通常動
作に移行する。従って、不良となったＩＯメモリブロッ
クを冗長ＩＯメモリブロックに冗長した後の動作試験は
行っていない。

【０１２０】そこで、新たな冗長経路についての動作試
験を行う場合には、上記のような１回目の動作試験の終
了後に、バイパス信号ＢＰをＨレベルとした状態で２回
目の動作試験を行う。

【０１２１】すると、各比較回路１３には、冗長後のＮ
＋１個のメモリブロックからの読み出しデータが順次入
力され、その比較結果ＳＧ０〜ＳＧＮが第二のバイパス
回路４７に入力される。

【０１２２】すると、比較結果ＳＧ０〜ＳＧＮが第二の
バイパス回路４５から比較データＣＰＤ（０）〜ＣＰＤ
（Ｎ）として出力される。この比較データＣＰＤ（０）
〜ＣＰＤ（Ｎ）がすべてＨレベルであるか否かを判定回
路５４で判定することにより、冗長後の良否判定が可能
となる。

【０１２３】上記各実施の形態は、次に示すように変更
することもできる。 ・ＢＩＳＴ回路３は、パワーオンリセット信号ＲＳの他
に、ＢＩＳＴ制御信号をＢＩＳＴ回路３に入力して、動
作試験を開始するようにしてもよい。 ・上記のようなＢＩＳＴ回路３による冗長動作をともな
う動作試験時を行った後、ＢＩＳＴ制御信号による動作
試験を行うとき、新たな冗長動作を行わず、すでに設定
された冗長結果を保持した状態で動作試験を行うように
する。すなわち、第三の実施の形態でバイパス信号ＢＰ
を入力してラッチ回路及び第二の切換回路をバイパスし
た状態とすれば、冗長結果を保持した状態で動作試験を
行うことができる。このような動作試験を出荷試験時の
電圧マージン試験に用いることができる。 ・上記のようなＡＳＩＣチップの実使用時に、ＢＩＳＴ
制御信号に基づいて動作試験を行うことにより、実使用
時に新たに発生した不良に対し、冗長動作を行うことも
できる。 （付記１）書き込みデータと、読み出しデータとを比較
する比較回路と、前記比較回路の比較結果に基づいて当
該メモリセルアレイの良否判定を行う判定回路と、前記
比較回路と判定回路との間に介在されて、前記比較結果
を前記判定回路に転送するとともに、該比較結果に基づ
く不良情報を１回の動作試験毎に自己冗長信号としてラ
ッチして出力する自己冗長信号生成部とを備えたことを
特徴とする自己テスト回路。 （付記２）前記自己冗長信号生成部は、前記比較結果を
ラッチして前記自己冗長信号として出力するラッチ回路
と、前記ラッチ回路が不良情報をラッチしたとき、当該
ラッチ回路への比較結果の入力を他のラッチ回路にシフ
トして、自己冗長信号として維持する切換回路とから構
成したことを特徴とする付記１記載の自己テスト回路。 （付記３）前記自己冗長信号生成部は、通常メモリブロ
ック及び冗長メモリブロックに対応して設けられる比較
回路と、前記比較回路にそれぞれ対応して設けられ、前
記比較結果をラッチして前記自己冗長信号として出力す
るラッチ回路と、前記ラッチ回路が不良情報をラッチし
たとき、そのラッチデータに基づく自己冗長信号で選択
されたメモリブロックに対応するラッチ回路のラッチデ
ータを比較データとして前記判定回路に出力する切換回
路とから構成したことを特徴とする付記１記載の自己テ
スト回路。 （付記４）通常メモリブロック及び冗長メモリブロック
を備えたメモリセルアレイと、前記各メモリブロックに
対して、書き込み動作または読み出し動作とを試験する
自己テスト回路と、前記動作試験の試験結果により生成
された冗長信号に基づいて、不良メモリブロックを前記
冗長メモリブロックに冗長する冗長回路とを備えた半導
体記憶装置であって、前記自己テスト回路には、前記メ
モリブロックの書き込みデータと、読み出しデータとを
比較する比較回路と、前記比較回路の比較結果に基づい
て当該メモリセルアレイの良否判定を行う判定回路と、
前記比較結果を前記判定回路に転送するとともに、前記
冗長回路に出力する自己冗長信号生成部とを備えたこと
を特徴とする半導体記憶装置。 （付記５）前記自己冗長信号生成部は、前記通常メモリ
ブロック及び冗長メモリブロックにそれぞれ対応して設
けられ、前記比較結果をラッチして前記自己冗長信号と
して出力するラッチ回路と、前記ラッチ回路が不良情報
をラッチしたとき、当該ラッチ回路への比較結果の入力
を他のラッチ回路にシフトして、自己冗長信号として維
持する切換回路とから構成したことを特徴とする付記４
記載の半導体記憶装置。 （付記６）前記冗長回路により選択されるメモリブロッ
クの数に対応して前記比較回路を設け、前記比較回路と
前記ラッチ回路との間に第一の切換回路を設け、前記ラ
ッチ回路と前記判定回路との間に第二の切換回路を設
け、前記第一の切換回路は、前記ラッチ回路のラッチデ
ータに基づいて、前記不良情報をラッチしたラッチ回路
以外のラッチ回路に前記比較結果を出力し、前記第二の
切換回路は、前記ラッチデータに基づいて、前記第一の
切換回路から前記比較結果が入力されたラッチ回路のラ
ッチデータを比較データとして前記判定回路に出力する
ことを特徴とする付記５記載の半導体記憶装置。 （付記７）前記判定回路には、前記動作試験の回数をカ
ウントするカウンタ回路を備え、前記自己テスト回路
は、前記冗長メモリブロックの数を１超える回数まで動
作試験を繰り返した後、前記判定回路で前記比較データ
を判定することを特徴とする付記６記載の半導体記憶装
置。 （付記８）前記自己テスト回路は、１回の動作試験を行
う毎に前記比較データを前記判定回路で判定し、不良情
報を検出しないとき、動作試験を終了することを特徴と
する付記６または７記載の半導体記憶装置。 （付記９）前記判定回路は、不良メモリブロック数が冗
長メモリブロック数を越えたとき、動作試験を終了する
ことを特徴とする付記８記載の半導体記憶装置。 （付記１０）前記自己冗長信号生成部は、前記通常メモ
リブロック及び冗長メモリブロックに対応して設けられ
る比較回路と、前記比較回路にそれぞれ対応して設けら
れ、前記比較結果をラッチして前記自己冗長信号として
出力するラッチ回路と、前記ラッチ回路が不良情報をラ
ッチしたとき、そのラッチデータに基づく自己冗長信号
で選択されたメモリブロックに対応するラッチ回路のラ
ッチデータを比較データとして前記判定回路に出力する
切換回路とから構成したことを特徴とする付記４記載の
半導体記憶装置。 （付記１１）前記ラッチ回路は、１回の動作試験が終了
する毎に入力される終了信号に基づいて前記不良情報を
ラッチすることを特徴とする請求項４乃至１０のいずれ
かに記載の半導体記憶装置。 （付記１２）前記第一の切換回路は、不良情報をラッチ
したラッチ回路のラッチデータに基づいて、当該ラッチ
回路以降に入力される比較結果を一つずつシフトしたラ
ッチ回路に入力し、前記第二の切換回路は、前記ラッチ
データに基づいて、前記第一の切換回路が比較結果を入
力するラッチ回路のラッチデータを前記比較データとし
て出力することを特徴とする付記６記載の半導体記憶装
置。 （付記１３）前記比較回路と前記ラッチ回路の間に第一
のバイパス回路を設け、前記切換回路と前記判定回路と
の間に第二のバイパス回路を設け、２回目の動作試験時
に前記第一及び第二のバイパス回路に入力されるバイパ
ス信号に基づいて、前記比較結果を比較データとして出
力可能としたことを特徴とする付記１０記載の半導体記
憶装置。

【０１２４】

【発明の効果】以上詳述したように、この発明は、自己
テスト機能と自己冗長機能とを併せ持つ半導体記憶装置
を簡単な構成で提供することができる。

【図面の簡単な説明】

【図１】 ＡＳＩＣチップを示すブロック図である。

【図２】 ＢＩＳＴ回路を示すブロック図である。

【図３】 メモリセルアレイを示すブロック図である。

【図４】 第一の実施の形態のデータ比較部を示すブロ
ック図である。

【図５】 比較回路及び第一の切換回路を示す回路図で
ある。

【図６】 ラッチ回路を示す回路図である。

【図７】 第二の切換回路を示す回路図である。

【図８】 判定回路を示すブロック図である。

【図９】 データ比較部の動作を示す説明図である。

【図１０】 第一の実施の形態の動作を示すフローチャ
ート図である。

【図１１】 第二の実施の形態の動作を示すフローチャ
ート図である。

【図１２】 第三の実施の形態のデータ比較部を示すブ
ロック図である。

【図１３】 第三の実施の形態の判定回路を示すブロッ
ク図である。

【図１４】 比較回路及び第一のバイパス回路を示す回
路図である。

【図１５】 ラッチ回路を示す回路図である。

【図１６】 第二の切換回路及び第二のバイパス回路を
示す回路図である。

【図１７】 第三の実施の形態の動作を示すフローチャ
ート図である。

【符号の説明】

３ 自己テスト回路（ＢＩＳＴ回路） ８，５４ 判定回路 １２ 冗長回路（ＩＯ冗長回路） １３，４６ 比較回路 １４ 自己冗長信号生成部（第一の切換回路） １５ 自己冗長信号生成部（第二の切換回路） ＬＢ０〜ＬＪｎ 自己冗長信号生成部（ラッチ回
路） Ｂ（０）〜Ｂ（Ｎ） 通常メモリブロック Ｊ（０）〜Ｊ（ｎ） 冗長メモリブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 茂和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 重信 勝美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 坂 行雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 有坂 義一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 澤田 豊治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浅井 正 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 2G132 AA00 AA01 AA08 AB01 AC02 AE11 AE14 AG02 AH04 AH07 AK07 AK09 AK29 4M106 AA01 AC07 BA01 CA26 5L106 CC05 CC14 CC16 DD24 DD25 EE02

Claims (10)

【特許請求の範囲】
1. 【請求項１】 書き込みデータと、読み出しデータとを
   比較する比較回路と、 前記比較回路の比較結果に基づいて当該メモリセルアレ
   イの良否判定を行う判定回路と、 前記比較回路と判定回路との間に介在されて、前記比較
   結果を前記判定回路に転送するとともに、該比較結果に
   基づく不良情報を１回の動作試験毎に自己冗長信号とし
   てラッチして出力する自己冗長信号生成部とを備えたこ
   とを特徴とする自己テスト回路。
2. 【請求項２】 前記自己冗長信号生成部は、 前記比較結果をラッチして前記自己冗長信号として出力
   するラッチ回路と、 前記ラッチ回路が不良情報をラッチしたとき、当該ラッ
   チ回路への比較結果の入力を他のラッチ回路にシフトし
   て、自己冗長信号として維持する切換回路とから構成し
   たことを特徴とする請求項１記載の自己テスト回路。
3. 【請求項３】 前記自己冗長信号生成部は、 通常メモリブロック及び冗長メモリブロックに対応して
   設けられる比較回路と、 前記比較回路にそれぞれ対応して設けられ、前記比較結
   果をラッチして前記自己冗長信号として出力するラッチ
   回路と、 前記ラッチ回路が不良情報をラッチしたとき、そのラッ
   チデータに基づく自己冗長信号で選択されたメモリブロ
   ックに対応するラッチ回路のラッチデータを比較データ
   として前記判定回路に出力する切換回路とから構成した
   ことを特徴とする請求項１記載の自己テスト回路。
4. 【請求項４】 通常メモリブロック及び冗長メモリブロ
   ックを備えたメモリセルアレイと、 前記各メモリブロックに対して、書き込み動作または読
   み出し動作とを試験する自己テスト回路と、 動作試験の試験結果により生成された冗長信号に基づい
   て、不良メモリブロックを前記冗長メモリブロックに冗
   長する冗長回路とを備えた半導体記憶装置であって、 前記自己テスト回路には、前記メモリブロックの書き込
   みデータと、読み出しデータとを比較する比較回路と、 前記比較回路の比較結果に基づいて当該メモリセルアレ
   イの良否判定を行う判定回路と、 前記比較結果を前記判定回路に転送するとともに、前記
   冗長回路に出力する自己冗長信号生成部とを備えたこと
   を特徴とする半導体記憶装置。
5. 【請求項５】 前記自己冗長信号生成部は、 前記通常メモリブロック及び冗長メモリブロックにそれ
   ぞれ対応して設けられ、前記比較結果をラッチして前記
   自己冗長信号として出力するラッチ回路と、 前記ラッチ回路が不良情報をラッチしたとき、当該ラッ
   チ回路への比較結果の入力を他のラッチ回路にシフトし
   て、自己冗長信号として維持する切換回路とから構成し
   たことを特徴とする請求項４記載の半導体記憶装置。
6. 【請求項６】前記冗長回路により選択されるメモリブロ
   ックの数に対応して前記比較回路を設け、前記比較回路
   と前記ラッチ回路との間に第一の切換回路を設け、前記
   ラッチ回路と前記判定回路との間に第二の切換回路を設
   け、前記第一の切換回路は、前記ラッチ回路のラッチデ
   ータに基づいて、前記不良情報をラッチしたラッチ回路
   以外のラッチ回路に前記比較結果を出力し、前記第二の
   切換回路は、前記ラッチデータに基づいて、前記第一の
   切換回路から前記比較結果が入力されたラッチ回路のラ
   ッチデータを比較データとして前記判定回路に出力する
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 前記判定回路には、前記動作試験の回数
   をカウントするカウンタ回路を備え、前記自己テスト回
   路は、前記冗長メモリブロックの数を１超える回数まで
   動作試験を繰り返した後、前記判定回路で前記比較デー
   タを判定することを特徴とする請求項６記載の半導体記
   憶装置。
8. 【請求項８】 前記自己テスト回路は、１回の動作試験
   を行う毎に前記比較データを前記判定回路で判定し、不
   良情報を検出しないとき、動作試験を終了することを特
   徴とする請求項６または７記載の半導体記憶装置。
9. 【請求項９】 前記自己冗長信号生成部は、 前記通常メモリブロック及び冗長メモリブロックに対応
   して設けられる比較回路と、 前記比較回路にそれぞれ対応して設けられ、前記比較結
   果をラッチして前記自己冗長信号として出力するラッチ
   回路と、 前記ラッチ回路が不良情報をラッチしたとき、そのラッ
   チデータに基づく自己冗長信号で選択されたメモリブロ
   ックに対応するラッチ回路のラッチデータを比較データ
   として前記判定回路に出力する切換回路とから構成した
   ことを特徴とする請求項４記載の半導体記憶装置。
10. 【請求項１０】 前記第一の切換回路は、不良情報をラ
    ッチしたラッチ回路のラッチデータに基づいて、当該ラ
    ッチ回路以降に入力される比較結果を一つずつシフトし
    たラッチ回路に入力し、前記第二の切換回路は、前記ラ
    ッチデータに基づいて、前記第一の切換回路が比較結果
    を入力するラッチ回路のラッチデータを前記比較データ
    として出力することを特徴とする請求項６記載の半導体
    記憶装置。