JP2003523042A - データ記憶装置冗長論理のための検査可能な読出し専用記憶装置 - Google Patents

Abstract

(57)【要約】 故障データ記憶ユニットの測定された故障アドレスの格納のためのＲＯＭチップユニット（１）を設けたデータ記憶装置冗長論理（５５）の検査可能なＲＯＭチップを開示し、それにより、入力検査データを適用し、出力検査データを期待設定出力検査データと比較することにより、各ＲＯＭチップユニット（１）を機能性動作についてチェックし得る。

Description

【発明の詳細な説明】

【０００１】 発明の背景 発明の分野 本発明は、メインデータ記憶装置内の故障データ記憶ユニットの検査手続きで
測定された故障アドレスを格納するデータ記憶装置冗長論理のための検査可能な
読出し専用記憶装置に関する。

【０００２】 応用プログラムの記憶装置必要条件の増加により、半導体記憶装置のメモリー
サイズが近年著しく増加した。メモリーサイズの増加、同時に半導体記憶装置の
製造における完成レベルの上昇により、半導体記憶装置の個々のデータ記憶ユニ
ットが製造工程で誤って生産され、使用に適さなくなる確率が増加する。隔離さ
れたデータ記憶ユニットの故障により半導体記憶装置全体が無用または欠陥品に
ならないようにするため、データ記憶装置に冗長記憶領域を設置することが多く
なってきている。このような冗長記憶装置は、複数の冗長アドレス記憶ユニット
を設けた冗長アドレス記憶装置および冗長データ記憶ユニットを設けた冗長デー
タ記憶装置を含む。各冗長アドレス記憶ユニットは、関連の冗長データ記憶ユニ
ットを有する。

【０００３】 故障データ記憶ユニットが、検査処理過程中にメインデータ記憶装置内で認め
られると、故障データ記憶ユニットの故障アドレスが冗長アドレス記憶装置のア
ドレス記憶ユニットに書き込まれ、この故障アドレスのデータ呼び出しが行われ
るとき、メインデータ記憶装置内の故障データ記憶ユニットよりもむしろ冗長デ
ータ記憶装置内の関連データ記憶ユニットが呼び出される。

【０００４】 この再アドレス指定処理過程で、メインデータ記憶装置内の特定数の故障デー
タ記憶ユニットを冗長データ記憶装置内の冗長データ記憶ユニットと交換するこ
とが可能になる。

【０００５】 冗長アドレス記憶装置および冗長データ記憶装置へのアクセス（呼び出し）は
、データ記憶装置に組み込まれた冗長制御論理により制御される。冗長制御論理
内の冗長アドレス記憶装置は、アドレスレジスタにより形成されている。レジス
タは、電源が故障すると、メインデータ記憶装置内の故障データ記憶ユニットに
ついて、レジスタに格納された故障アドレスを喪失する。

【０００６】 検査処理過程で測定された故障データ記憶ユニットの故障アドレスは、このよ
うに、さらに読出し専用記憶装置内に永久にプログラムされる。その場合、この
記憶装置の故障アドレスは、必要であれば、もう一度、冗長アドレス記憶装置に
書き込まれる。この場合の読出し専用記憶装置は、多数の読出し専用記憶ユニッ
トを含み、故障アドレスのアドレスＢＩＴを永久的に格納（貯蔵）する。

【０００７】 次ぎに、図１を参照して説明する。図１は、先行技術に従う読出し専用記憶装
置を示す。その読出し専用記憶ユニットは、ヒューズリンク装置Ｆを含む。ヒュ
ーズリンク装置ＦにＢＩＴ、例えば、アドレスＢＩＴを永久的に、つまり、消去
不可能に書き込み得る。一般に、ヒューズリンク装置Ｆは、可融性レジスタを含
み、金属またはポリシリコーンから構成される。

【０００８】 制御信号を書き込み端末Ｗに応用すると、電源電圧ＶＤＤに連結したＰ−チャ
ンネルＭＯＳＦＥＴ Ｐ１のスイッチが入るので、ヒューズリンク装置Ｆをプレ
充電するため、電位ノードＰをプレ充電し得る。

【０００９】 ヒューズリンク装置Ｆに書き込まれたＢＩＴは、第一ＭＯＳＦＥＴと相補性の
ＭＯＳＦＥＴ Ｔ２のゲートへ読取り信号Ｒを応用することにより読取り得る。 トランジスタＴ３へ制御信号ＧＮＤを応用することにより、ヒューズリンク装
置に書き込まれたデータ値が生じ、接地されているので、論理０になる。

【００１０】 二個のフィードバックインバータ回路Ｉ１、Ｉ２を含むラッチ回路は、電位ノ
ードＰの下流に連結されている。データ出力緩衝器Ａは、ラッチ回路の下流に連
結されている。データ出力緩衝器Ａは、同様に、インバータを含む。

【００１１】 読取り制御指令信号を端末Ｒに応用すると、ヒューズリンク装置Ｆ由来のＢＩ
Ｔ読取り値が出力緩衝器Ａの出力ＤＡに応用される。 図１に示す読出し専用記憶ユニットには、それ自体の有用性を試験出来ないと
いう不都合がある。

【００１２】 回路の故障が読出し専用記憶装置の製造過程中に生じると、間違った論理値が
、状況によっては、読出し専用記憶ユニットの出力ＤＡに存在し得る。 例えば、電源故障と続いて起こる読出し専用記憶装置由来の故障アドレス書き
込みの場合には、間違ったアドレスが生じ、冗長制御論理の冗長アドレス記憶装
置に書き込まれることになる。冗長データ記憶装置内の冗長データ記憶ユニット
へのメインデータ記憶装置内の故障データ記憶ユニットの再アドレス指定は、そ
の後、永久的に故障になる。

【００１３】 発明の概要 本発明の目的は、上記の先行技術の装置およびこの種の方法の欠陥および不利
益性を克服し、検査処理過程を用いることにより有用性のチェックを可能にする
データ記憶装置冗長論理の検査可能な読出し専用記憶装置を提供することである
。

【００１４】 上記および他の目的に鑑み、本発明に従ってデータ記憶装置冗長論理の検査可
能な読出し専用記憶装置を提供する。この装置は、故障データ記憶ユニットの測
定故障アドレスを格納（貯蔵）する複数の読出し専用記憶ユニットを含み、入力
検査データの応用により、および読取り出力検査データと期待公称出力検査デー
タの比較により、各読出し専用記憶ユニットの有用性をチェックし得る。

【００１５】 言い換えれば、故障データ記憶ユニットの測定故障アドレスを格納（貯蔵）す
る読出し専用記憶ユニットをもつデータ記憶装置冗長論理の検査可能な読出し専
用記憶装置で本発明の目的を満たすことである。その装置では、各読出し専用記
憶ユニットの有用性、つまり機能性を入力検査データの応用により、および読取
り出力検査データと期待公称出力検査データの比較によりチェックし得る。

【００１６】 本発明の別の特徴に従って、各読出し専用記憶ユニットは、故障アドレスの一
つのアドレスＢＩＴを格納（貯蔵）する。 本発明のさらに別の特徴に従って、読出し専用記憶装置は、検査モードと標準
モード間を切換え可能である。

【００１７】 本発明の別の特徴に従って、読出し専用記憶ユニットは、アドレスＢＩＴを消
去不可能に書き込むヒューズリンク装置を含む。ヒューズリンク装置は、金属ま
たはポリシリコ−ンから構成される可融性レジスタが好ましい。

【００１８】 本発明のさらに別の特徴に従って、読出し専用記憶ユニットは、書き込みアド
レスＢＩＴを読取る読取り回路を有する。 本発明の別の特徴に従って、二個のフィードバックインバータを設けたラッチ
回路は、読取り回路の下流に連結される。

【００１９】 本発明のさらに別の特徴に従って、ラッチ回路は、マルチプレクサを含む。 その場合、マルチプレクサは、検査モードと標準モード間を切換える制御端末
を含むのが好ましい。 本発明のさらに別の特徴に従って、マルチプレクサは、検査データを応用する
第一データ入力を含む。

【００２０】 本発明のさらに別の特徴に従って、ラッチ回路は、出力を設けた第一インバー
タを含み、マルチプレクサは、第一インバータの出力に連結した第二データ入力
を有する。

【００２１】 本発明のさらに別の特徴に従って、ラッチ回路は、入力を設けた第二インバー
タを含み、マルチプレクサは、第二インバータの入力に連結した出力を有する。 本発明のさらに別の特徴に従って、データ出力緩衝器は、マルチプレクサの第
二データ入力および第一インバータの出力に連結される。

【００２２】 本発明のさらに別の特徴に従って、サンプリングフリップフロップを設けた直
列シフトレジスタを提供し、データ出力緩衝器は、直列シフトレジスタのサンプ
リングフリップフロップにデータを出力する。

【００２３】 本発明のさらに別の特徴に従って、サンプリングフリップフロップのデータ出
力は、検査データを応用するマルチプレクサの第一データ入力に連結される。 本発明のさらに別の特徴に従って、データ記憶装置に冗長制御論理が提供され
、そのデータ記憶装置は、冗長データ記憶装置およびメインデータ記憶装置を含
む。

【００２４】 本発明のさらに別の特徴に従って、冗長制御論理は、冗長アドレス記憶装置お
よび冗長データ記憶装置を有する。 本発明のさらに別の特徴に従って、冗長アドレス記憶装置は、読出し専用記憶
装置に格納された故障アドレスを冗長制御論理の冗長アドレス記憶装置が読取り
得るように連結される。

【００２５】 本発明のさらに別の特徴に従って、冗長データ記憶装置は、メインデータ記憶
装置内の故障データ記憶ユニットの交換のための複数の冗長データ記憶ユニット
を含む。

【００２６】 本発明のさらに別の特徴に従って、冗長アドレス記憶ユニットは、レジスタで
ある。 本発明のさらに別の特徴に従って、自己検査論理がデータ記憶装置に組み込ん
であり、入力検査データおよび公称出力検査データは、データ記憶装置に組み込
んだ自己検査論理により生成される。

【００２７】 本発明に従う検査可能な読出し専用記憶装置は、同様にデータ記憶装置に組み
込むのが好ましい。 本発明の特徴とみなされる他の特徴は、添付の特許請求の範囲に示す。 本発明は、データ記憶装置冗長論理の検査可能な読出し専用記憶装置に具体化
されるように、本明細書において本発明を説明および記載してあるが、示した細
部に限定するつもりはない。何故なら、本発明の精神から逸脱せず、本特許請求
の範囲および同等物の範囲内であれば、様々な改造および構造的変更を行い得る
からである。

【００２８】 しかし、本発明の構成および操作方法は、その別の目的および有益性と共に、
添付の図面に関連して読むとき、以下の特定の実施形態の説明からよく理解され
よう。

【００２９】 好適実施形態の説明 次ぎに、詳細な線描の図、具体的には、最初に、図２を参照にして説明すると
、検査可能な読出し専用記憶装置について、本発明に従う読出し専用記憶ユニッ
トの第一実施形態が見られる。読出し専用記憶ユニット１は、金属またはポリシ
リコーンから構成される可融性レジスタを含むヒューズリンク装置２を含む。

【００３０】 ＭＯＳＦＥＴ３の端末４を介して接地制御信号を応用する第一ＭＯＳＦＥＴト
ランジスタ３は、ヒューズリンク装置２と平行に連結してある。 ヒューズリンク装置２は、連結部５を介して接地してあり、ＭＯＳＦＥＴ３は
、連結部６を介して接地してある。

【００３１】 ヒューズリンク装置２の他の連結部７は、平行連結ＭＯＳＦＥＴ３に直接連結
してある。 別のＭＯＳＦＥＴ８が、連結部７に連結してあり、そのゲートは、読出し専用
記憶ユニット１の別の端末９に連結してある。電位ノード７に存在する電圧は、
端末９に制御信号を応用することにより、ＭＯＳＦＥＴ８を介して電位ノード１
０に読取られる。電位ノード１０は、第三ＭＯＳＦＥＴ１１を介して電源電圧連
結部１２に連結し得る。

【００３２】 第三ＭＯＳＦＥＴ１１のゲートは、読出し専用記憶ユニット１の別の端末１３
に連結してある。ＭＯＳＦＥＴ１１は、二つの他のＭＯＳＦＥＴ３、８と相補性
になるように設計してある。

【００３３】 図２に示す実施形態において、ＭＯＳＦＥＴ１１は、Ｐ−チャンネルＭＯＳＦ
ＥＴであり、二つの他のＭＯＳＦＥＴ３、８は、Ｎ−チャンネルＭＯＳＦＥＴで
ある。

【００３４】 電位ノード１２に存在する電源電圧は、ヒューズリンク装置２をプレ充電する
ため、Ｐ−チャンネルＭＯＳＦＥＴ１１の制御端末１３に制御信号を応用するこ
とにより電位ノード１０に連結し得る。電位ノード１０は、ラッチ回路１５の信
号入力１４に連結してある。

【００３５】 ラッチ回路１５は、信号入力１４、信号出力１６、検査データ入力１７および
モード切換え用制御端末１８を有する。 ラッチ回路１５は、フィードバックループに位置する二つのフィードバックイ
ンバータ回路１９、２０および制御ライン２４を介して制御される二つのデータ
入力２２、２３間を切換え得るマルチプレクサ２１を含む。制御ライン２４は、
ラッチ回路１５のモードを切換える制御端末１８に連結される。マルチプレクサ
２１の出力は、ライン２５を介してインバータ２０の入力に連結される。インバ
ータ２０の出力は、インバータ１９の入力に連結される。インバータ１９の出力
は、次ぎに、フィードバックライン２７を介してマルチプレクサ２１のデータ入
力２３に連結される。

【００３６】 マルチプレクサ２１のデータ入力２３およびインバータ１９の出力は、ラッチ
回路１５の信号出力１６に直接連結される。ラッチ回路１５の信号出力１６は、
データ出力緩衝器２８の一つの入力に連結される。図２に示す実施形態において
、データ出力緩衝器２８は、インバータ回路からなる。

【００３７】 データ出力緩衝器２０は、ラッチ回路１５の信号出力１６に存在するデータを
反転型でライン２９を介してサンプリングフリップフロップ３１の制御連結部３
０に出力する。

【００３８】 サンプリングフリップフロップ３１は、直列シフトレジスタの一部を形成する
。図２に示す実施形態において、サンプリングフリップフロップは、Ｄ−フリッ
プフロップで、そのＤ−入力は、ライン２９に連結される。

【００３９】 出力ライン２９に存在する論理値は、ライン３２を経て、データ出力端末３３
により読取られ得る。サンプリングフリップフロップ３１の一つのデータ出力３
４は、フィードバックライン３５を介してラッチ回路１５の検査データ入力１７
にフィードバックされる。さらに、サンプリングフリップフロップ３１は、クロ
ック信号を応用するため、クロックライン３７を介してクロック入力連結部３８
に連結したクロック入力３６を有する。

【００４０】 検査データは、検査データ入力連結部３９を介して直列シフトレジスタのサン
プリングフリップフロップ３１に書き込み得る。 検査データは、サンプリングフリップフロップ３１の検査データ出力端末４０
を介して直列シフトレジスタのサンプリングフリップフロップ３１から読取り得
る。

【００４１】 検査制御端末４１を用いて、検査データ入力３９に存在する値または入力３０
に存在する論理値が、サンプリングフリップフロップ３１に緩衝器貯蔵されるか
どうか、およびサンプリングフリップフロップ３１のデータ出力３４に存在する
かどうかを制御する。

【００４２】 図２に示す本発明に従う読出し記憶ユニットの第一実施形態において、データ
出力緩衝器２８の出力２９は、検査モードで論理値を生成する。その論理値は、
読出し専用記憶ユニットが使用に適する場合、ラッチ回路１５の検査データ出力
１７に存在する論理値の反転である。このため、データ入力２２への切換えがマ
ルチプレクサ２１の制御端末１８に制御信号を応用することにより行われ、検査
データは、二つのインバータ１９、２０を含むフィードバックループ内へ注入さ
れる。そこから注入検査データは、データ出力緩衝器２８を通って、反転型で出
力２９へ出力され、次ぎに、データ読取り端末３３により読取り得る。

【００４３】 連結部１７に存在する全検査データは、奇数個のインバータ、つまり、インバ
ータ２０、１９、２８を通過するので、データ読取り端末３３で読取られる値は
、読出し専用記憶ユニット１が使用に適していれば、検査データの反転でなけれ
ばならない。

【００４４】 標準モードにおいて、マルチプレクサ２１の制御端末１８により他のデータ入
力２３へ切換えられるので、フィードバックループは、もう一度閉鎖される。 ヒューズリンク装置２に貯蔵されたＢＩＴを読取るため、読取りＭＯＳＦＥＴ
８は、ゲート端末９に制御信号を応用することにより、スイッチが入れられ、電
位ノード１０に存在する論理値は、フィードバックループに維持され、出力緩衝
器２８を介してライン２９へ読取られる。

【００４５】 図３は、本発明に従う読出し専用記憶ユニット１の別の実施形態を示す。この
実施形態において、検査データは、偶数個のインバータを通過するので、故障が
存在しないとき、データ読取り端末３３に存在する論理値が注入検査データ値に
相当するように、フィードバックライン３５を介してフィードバックループへ検
査モードで注入される。

【００４６】 図４は、本発明に従う検査可能な完全読出し専用記憶装置の設計図を示す。こ
の装置は、図５、２、３に示すように、多数の読出し専用記憶ユニットから形成
される。読出し専用記憶ユニット１−１〜１−Ｎは、検査モードと標準モード間
を切換えるため、共通制御ライン４２を介して作動される。

【００４７】 制御ライン４２は、検査制御連結部１８−１〜１８−Ｎに連結される。 サンプリングフリップフロップ３１−１、３１−Ｎは、直列シフトレジスタを
形成し、検査データは、データライン４３を介して第一サンプリングフリップフ
ロップ３１−１の検査入力３９−１へ移される。下流サンプリングフリップフロ
ップ３１−２〜３１−Ｎの検査データ入力３９−２〜３９−Ｎは、先のサンプリ
ングフリップフロップの検査データ出力４０にそれぞれ連結される。

【００４８】 検査可能な読出し専用記憶装置は、読出し専用記憶ユニット１−１〜１−Ｎに
より形成される。本発明に従う読出し専用記憶装置を検査するため、読出し専用
記憶ユニットを最初に、制御ライン４２により検査モードに切換え、次ぎに、検
査データを直列シフトレジスタに書き込む。

【００４９】 次ぎの段階において、検査データ読取り連結部３３−１〜３３−Ｎを介して出
力検査データを読取り、その読取り検査データを期待公称検査データと比較する
。読取り出力検査データが期待公称出力検査データと合うなら、読出し専用記憶
装置１は、有用である。読取り出力検査データと期待公称出力検査データが合わ
なければ、検査可能な読出し専用記憶装置は、有用ではない。故障動作が取られ
る。

【００５０】 読出し専用記憶装置が、図２に示すように設計された読出し専用記憶ユニット
１から形成してあるなら、検査データは、検査モードの奇数個のインバータを通
過するので、読出し専用記憶ユニット１がなんの故障もなく、作動している場合
、出力検査パターンは、入力検査パターンに相当する。

【００５１】 検査可能な読出し専用記憶装置が図３に示すように設計された読出し専用記憶
ユニット１から形成してあれば、読出し専用記憶ユニットがなんの故障もなく完
全にすべて作動しているなら、読取り出力検査データパターンは、入力検査デー
タパターンと同じである。

【００５２】 図５は、本発明に従う検査可能な読出し専用記憶装置を取り付けてあるデータ
記憶ユニット５０を示す。 本発明に従う検査可能な読出し専用記憶装置は、複数の読出し専用記憶ユニッ
ト１−１〜１−Ｎを含む。各読出し専用記憶ユニット１は、故障アドレスの一つ
のＢＩＴを貯蔵することができる。データ記憶装置５０は、アドレスバス５１、
データバス５２および制御バス５３に連結される。この場合、データ記憶装置５
０は、メインデータ記憶装置５４およびそれと平行に連結した冗長制御論理５５
を有する。

【００５３】 冗長制御論理５５は、冗長アドレス記憶装置５６および冗長アドレス記憶装置
５７を含む。この場合、冗長アドレス記憶装置５６は、複数の冗長アドレス記憶
ユニットを有し、これらは、冗長アドレス記憶装置５７内の冗長データ記憶ユニ
ットにそれぞれ割り当てられる。メインデータ記憶装置５４内の故障として同定
されたデータ記憶ユニットのアドレスは、読出し専用記憶装置に含まれる。

【００５４】 冗長データ記憶装置５７およびメインデータ記憶装置５４は、データライン５
８、５９を介してマルチプレクサ６０に連結される。マルチプレクサは、制御ラ
イン６１を介して冗長制御論理５５により制御される。マルチプレクサ６０は、
データ出力ライン６２をもち、これらは、ライン６１に応用された制御信号に依
存して、データライン５８とデータライン５９間で切換えられる。

【００５５】 電力故障の場合には、読出し専用記憶装置に貯蔵されたアドレスがアドレスラ
イン６３を介して冗長アドレス記憶装置５６の冗長アドレス記憶ユニット内に負
荷される。このような故障アドレスに対してデータアクセス（呼び出し）を行う
とき、メインデータ記憶装置５４内の故障データ記憶ユニットよりもむしろ、冗
長データ記憶装置５７内の関連冗長データ記憶ユニットがアクセス（呼び出し）
される。アドレスライン６３は、読出し専用記憶装置のデータ出力連結部３３−
１〜３３−Ｎに連結される。

【００５６】 読出し専用記憶装置は、標準モードと検査モード間を制御端末４２を介して切
換えられる。検査モードにおいて、読出し専用記憶装置は、固定データ入力４３
に検査データパターンを応用することにより、検査データパターンを書き込むこ
とにより、次ぎに検査データ出力パターンを読取ることにより試験される。その
読取り出力検査データパターンは、公称出力検査データパターンと比較される。

【００５７】 標準モードにおいて、読出し専用記憶装置に格納されたアドレスは、例えば、
電力故障後に冗長制御論理５５の冗長アドレス記憶装置５６内にロード（負荷）
される。

【００５８】 入力検査データパターンおよび公称出力検査データパターンは、データ記憶装
置５内に組み込まれた自己検査論理を用いることにより、生成および評価するの
が好ましい。

【００５９】 この選択肢として、入力検査データパターンおよび公称出力検査データパター
ンを同様に、連結した自動検査装置で生成し、評価し得る。 検査可能な読出し専用記憶装置の本発明に従う一つの利点は、ヒューズリンク
装置２を焼損することなく、読出し専用記憶装置の有用性を検査し得ることであ
る。ヒューズリンク装置は、ラッチ回路１５およびデータ出力緩衝器２８の有用
性が検査モードで確認された後でないと焼損しない。本発明に従う検査可能な読
出し専用記憶装置は、メインデータ記憶装置５４内の故障として同定されたデー
タ記憶ユニットの故障のない再アドレス指定を保証する。故障動作は、検査可能
な読出し専用記憶装置の故障を同定するために行われ、故障であると同定された
読出し専用記憶ユニット１内のヒューズリンク装置２を焼損させる必要はない。

【００６０】 これにより、かなり時間の節約になる。何故なら、この時間を消費する焼損過
程後だけよりもむしろ、ヒューズリンク装置の焼損過程前であっても、故障の読
出し専用記憶装置が同定されるからである。

【図面の簡単な説明】

【図１】 先行技術に従う読出し専用記憶装置の略線図である。

【図２】 本発明に従う読出し専用記憶装置を形成する読出し専用記憶ユニ
ットの第一実施形態の略線図である。

【図３】 本発明に従う検査可能な読出し専用記憶装置を形成する読出し専
用記憶ユニットの第二実施形態の略線図である。

【図４】 複数の読出し専用記憶ユニットを含む本発明に従う読出し専用記
憶装置構成の部分ブロック図である。

【図５】 データ記憶装置内の本発明に従う読出し専用記憶装置のブロック
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イエネ、パオロ ドイツ連邦共和国 Ｄ−80797 ミュンヘ ン シュライシャイマーシュトラーセ 100アー (72)発明者 オーバーレンダー、クラウス ドイツ連邦共和国 Ｄ−81541 ミュンヘ ン ザンクト−マルティン−シュトラーセ 76 (72)発明者 ランドハワ、サビーン アメリカ合衆国 94040 カリフォルニア 州 マウンテン ビュー デール アベニ ュー 1200 ナンバー57 (72)発明者 ガジエロ、ローラン フランス国 Ｆ−06300 ニース ビス リュ スモレー 10 (72)発明者 マーテローニ、ヤニック ドイツ連邦共和国 Ｄ−85586 ポーイン グ アルペンローゼンシュトラーセ 15 (72)発明者 パウル、シュテフェン ドイツ連邦共和国 Ｄ−82065 バイエル ブルン フォルストシュトラーセ ８ベー (72)発明者 シュオーバー、フォルカー ドイツ連邦共和国 Ｄ−30163 ハノーバ ー ヴェーラーシュトラーセ １ Ｆターム(参考） 2G132 AA00 AA08 AB01 AC03 AK09 AK15 AK29 AL09 5L106 CC03 CC04 CC12 CC13 CC17 DD22 EE07

Claims (21)

【特許請求の範囲】
1. 【請求項１】 故障データ記憶ユニットの測定故障アドレスを格納する複数
   の読出し専用記憶ユニットを含み、前記の各読出し専用記憶ユニットの有用性を
   入力検査データの応用により、および読み取り出力検査データと期待公称出力検
   査データの比較によりチェックし得るデータ記憶装置冗長論理のための検査可能
   な読出し専用記憶装置。
2. 【請求項２】 前記の各読出し専用記憶ユニットが故障アドレスの一つのア
   ドレスＢＩＴを格納する請求項１に記載の検査可能な読出し専用記憶装置。
3. 【請求項３】 前記の読出し専用記憶装置が検査モードと標準モード間を切
   換え可能である請求項１に記載の検査可能な読出し専用記憶装置。
4. 【請求項４】 前記読出し専用記憶ユニットが、アドレスＢＩＴを消去不可
   能に書き込みのためのヒューズリンク装置を含む請求項１に記載の検査可能な読
   出し専用記憶装置。
5. 【請求項５】 前記ヒューズリンク装置が、金属およびポリシリコーンの一
   つから構成された可融性レジスタである請求項４に記載の検査可能な読出し専用
   記憶装置。
6. 【請求項６】 前記読出し専用記憶ユニットが、書き込みアドレスＢＩＴを
   読取る読取り回路を有する請求項１に記載の検査可能な読出し専用記憶装置。
7. 【請求項７】 前記読取り回路の下流に連結した二個のフィードバックイン
   バータ（１９、２０）を設けたラッチ回路を含む請求項６に記載の検査可能な読
   出し専用記憶装置。
8. 【請求項８】 前記ラッチ回路がマルチプレクサを含む請求項７に記載の検
   査可能な読出し専用記憶装置。
9. 【請求項９】 前記マルチプレクサが、検査モードと標準モード間を切換え
   る制御端末を含む請求項８に記載の検査可能な読出し専用記憶装置。
10. 【請求項１０】 前記マルチプレクサが、検査データを応用する第一データ
    入力を含む請求項８に記載の検査可能な読出し専用記憶装置。
11. 【請求項１１】 前記ラッチ回路が出力を設けた第一インバータを含み、前
    記マルチプレクサが前記第一インバータの前記出力に連結した第二データ入力を
    有する請求項１０に記載の検査可能な読出し専用記憶装置。
12. 【請求項１２】 前記ラッチ回路が入力を設けた第二インバータを含み、前
    記マルチプレクサが前記第二インバータの前記入力に連結した出力を有する請求
    項１１に記載の検査可能な読出し専用記憶装置。
13. 【請求項１３】 前記マルチプレクサの前記第二データ入力および前記第一
    インバータの前記出力に連結したデータ出力緩衝器を含む請求項１１に記載の検
    査可能な読出し専用記憶装置。
14. 【請求項１４】 さらに、サンプリングフリップフロップを設けた直列シフ
    トレジスタを含み、前記データ出力緩衝器が前記直列シフトレジスタの前記サン
    プリングフリップフロップにデータを出力する請求項１３に記載の検査可能な読
    出し専用記憶装置。
15. 【請求項１５】 前記サンプリングフリップフロップのデータ出力が検査デ
    ータを応用する前記マルチプレクサの前記第一データ入力に連結される請求項１
    ４に記載の検査可能な読出し専用記憶装置。
16. 【請求項１６】 データ記憶装置に冗長制御論理を含み、前記データ記憶装
    置が冗長データ記憶装置およびメインデータ記憶装置を含む請求項１に記載の検
    査可能な読出し専用記憶装置。
17. 【請求項１７】 前記冗長制御論理が冗長アドレス記憶装置および前記冗長
    データ記憶装置を有する請求項１６に記載の検査可能な読出し専用記憶装置。
18. 【請求項１８】 前記読出し専用記憶装置に格納された故障アドレスを前記
    冗長制御論理の前記冗長アドレス記憶装置が読取り得るように、前記冗長アドレ
    ス記憶装置が連結される請求項１６に記載の検査可能な読出し専用記憶装置。
19. 【請求項１９】 前記冗長データ記憶装置が、前記メインデータ記憶装置内
    の故障データ記憶ユニットを交換する複数の冗長データ記憶ユニットを含む請求
    項１６に記載の検査可能な読出し専用記憶装置。
20. 【請求項２０】 前記冗長アドレス記憶ユニットがレジスタである請求項１
    ６に記載の検査可能な読出し専用記憶装置。
21. 【請求項２１】 前記データ記憶装置に組み込まれた自己検査論理を含み、
    入力検査データおよび公称出力検査データが、前記データ記憶装置に組み込まれ
    た自己検査論理により生成される請求項１６に記載の検査可能な読出し専用記憶
    装置。