KR19980081834A - 반도체 메모리 - Google Patents

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KR19980081834A
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Abstract

불량 비트 구제(테스트, 구제 방안 작성, 치환)를 고속으로 행한다.
메모리 셀 어레이(구제 단위)에 대해 기능 테스트를 행하고 불량 비트가 발견될 때마다 이 기능 테스트와 병렬해서 구제 방안의 작성을 실행한다. 구제 방안의 작성에 있어서는 소위 나무 구조의 템플릿을 채용한다. 나무 구조는 소정의 룰에 따라서 작성되며 불량 비트가 발견될 정도로 변화한다. 구제 방안의 수는 최대로NRS＋NCSCNRS개가 된다. 단지, NRS는 스페어 로우의 갯수이며 NCS는 스페어 컬럼의 갯수이다.

Description

반도체 메모리
본 발명은, 반도체 메모리에 있어서의 리던던시 기술에 관한 것이다.
반도체 메모리의 제조시에, 일반적으로, 각 공정의 도중에 있어서는 미립자(particle: 먼지, 쓰레기 등의 불순물)가 실리콘 디바이스 내에 혼입하기 쉽고, 또한, 열 공정에 있어서는 실리콘 결정에 스트레스가 생김으로써 결함이 발생되기 쉽다.
이와 같은 미립자의 혼입이나 결함의 발생은, 반도체 메모리의 메모리 셀의 불량의 원인으로 된다.
메모리 셀의 불량으로는, 메모리 셀 어레이의 소정의 1개의 메모리 셀이 불량이되는 단비트 불량, 메모리 셀 어레이의 1개의 로우 또는 1개의 컬럼 내에 속하는 복수의 메모리 셀이 불량이 되는 라인 불량, 메모리 셀 어레이의 소정의 영역 내의 복수의 메모리 셀이 불량이 되는 영역 불량 등이 존재한다.
종래, 메모리 셀의 불량에 대해서는, 불량 메모리 셀을 구제함으로써 정상적인 반도체 메모리로서 기능시키는 리던던시 기술이 적용되어 있다.
리던던시 기술은, DRAM(다이내믹형 랜덤 억세스 메모리)을 비롯한 반도체 메모리에 잘 이용되어 있고, 불량 메모리 셀을 예비적으로 설치한 리던던시 메모리 셀로 치환함으로써, 모든 비트 데이타를 정확하게 유지하는 기술이다. DRAM을 예로 들면, 리던던시 기술은, 256킬로 비트 세대로부터 채용되어 있다.
리던던시 기술은, 불량 메모리 셀을 리던던시 메모리 셀로 치환하는 것이기 때문에, 리던던시 메모리 셀의 수가 많으면 많은 만큼, 정상적인 반도체 메모리를 많이 얻을 수 있게 되어, 제조 수율이 향상되게 된다.
한편, DRAM에 있어서는, 256킬로비트로부터, 1메가, 4메가, 16메가, 64메가, 256메가, 1기가 비트로 세대가 진행되고, 메모리 셀의 사이즈가 축소되어지면, 지금까지 문제가 되지 않았던 미세한 미립자나, 실리콘 결정의 표면에 있어서의 메모리 셀의 밀도가 높아짐에 따라 기인하는 실리콘 결정의 스트레스의 증가 등에 의해, 메모리 셀에 불량이 발생될 확률이 높아지게 된다.
이와 같은 DRAM의 세대의 진행에 따른 불량 메모리 셀의 발생은, 미립자를 감소시키는 청정화 기술이나, 실리콘 결정의 스트레스를 완화하는 프로세스의 개발등에 의해 감소시킬 수 있다.
그러나, 청정화 기술이나 신프로세스의 개발만으로서는, 불량 메모리 셀의 발생 방지에는 한계가 있다.
그래서 중요해지는 것이 리던던시 기술이다. 리던던시 기술에 의해 불량 메모리 셀을 구제하는 경우, 구제 효율을 올릴 수 있는 일반적인 방법은, 구제의 단위가 되는 스페어 로우와 스페어 컬럼의 갯수를 늘리는 것이다.
여기에, 스페어 로우는, 메모리 셀 어레이의 로우 방향으로 신장하는 예비의 리던던시 메모리 셀로 구성되는 로우의 것이고, 스페어 컬럼이란, 메모리 셀 어레이의 컬럼 방향으로 신장하는 예비의 리던던시 메모리 셀로 구성되는 컬럼의 것이다.
1메가 비트의 세대에서는, 256킬로 비트당, 1개의 스페어 로우와 1개의 스페어 컬럼을 설치하고 있고 (합계, 스페어 로우 4개, 스페어 컬럼 4개), 또한, 64메가 비트의 세대에서는, 1메가 비트당, 8개의 스페어 로우와 4개의 스페어 컬럼을 설치하고 있다(합계, 스페어 로우 512개, 스페어 컬럼 256개)
이와 같이, DRAM의 세대가 진행함에 따라서, 구제 효율을 향상시키기 위해 스페어 라인(스페어 로우, 스페어 컬럼)의 갯수가 증대한다.
그러나, 스페어 라인의 갯수의 증가는, 리던던시 기술에 있어서의 불량 메모리 셀의 구제 가능 여부의 판단을 곤란하게 하고 또한 장시간화시킨다.
현재의 구제 가능 여부의 판단은, 메모리 테스터에 의해 기능 테스트를 행하고, 이 기능 테스트에 의해 얻어지는 불량 메모리 셀(불량 비트)의 정보에 기초하여, 소정의 알고리즘을 이용하여 행해진다.
테스터는, 구제 가능 여부의 판단에 이용하는 알고리즘을 기억하고 있고, CPU의 제어 하에, 이 알고리즘을 기동시킨다. 구제 가능 여부의 판단 결과, 반도체 메모리에 내장되어 있는 스페어 라인에 의해 모든 불량 메모리 셀의 구제가 가능하다고 판단되면, 불량 메모리 셀을 스페어 라인의 리던던시 메모리 셀로 치환시키는 처치가 실시된다.
또한, 구제 가능 여부의 판단 결과, 반도체 메모리에 내장되어 있는 스페어 라인에 의해 모든 불량 메모리 셀을 구제할 수 없다고 판단되면, 이 반도체 메모리는, 불량품이라 판단된다.
구제 단위가 되는 스페어 라인의 갯수가 적은 경우, 구제를 위한 알고리즘은 단순해지고, 판단의 시간도 짧아지지만, 구제 단위가 되는 스페어 라인의 갯수가 증가하는 만큼, 구제를 위한 알고리즘은 복잡해져서 판단 시간도 길어진다.
또, 최근의 테스터에는, 기능 테스트용의 CPU와 리던던시 해석용의 CPU를 각각 보유하고, 양 기능을 동시에 동작시켜 병렬 처리를 행하는 것이 있다. 단, 리던던시 해석을 행하는 불량 발생 정보는, 현재 행하고 있는 기능 테스트의 하나 전(시간적)의 기능 테스트에 의해 얻어진 결과이며, 테스트와 해석을 동시에 또한 병렬적으로 행하고 있는 것은 아니다.
따라서, 구제를 위한 알고리즘이 복잡하게 됨에 따라서, 리던던시 해석의 시간이 기능 테스트의 시간보다도 대폭 길어져서, 이 때문에 테스트 시간의 길이가 리던던시 해석의 시간 길이에 좌우될 가능성이 있다.
이와 같이, 리던던시 기술에 의해 불량 메모리 셀을 구제하는 반도체 메모리에 있어서는, 반도체 메모리의 용량이 증대함에 따라서, 구제의 단위가 되는 스페어 라인의 갯수가 증대한다. 또한, 스페어 라인의 갯수가 증대하면, 구제 가능 여부의 판단을 행하는 알고리즘이 복잡하게 되기 때문에, 계산 시간은 길어져서 실용적인 테스트 시간을 초과하게 된다.
본 발명은, 상기 결점을 해결하도록 이루어진 것으로, 그 목적은, 리던던시 기술에 의해 불량 메모리 셀을 구제하는 반도체 메모리에 있어서, 구제 가능 여부의 판단을 위한 신규 알고리즘을 개발함으로써, 리던던시를 위한 시간을 단축시키고, 메모리 셀의 테스트 시간(리던던시를 포함)을 실용적인 것으로 하는 것이다.
(A-1) 상기 목적을 달성하기 위해, 본 발명의 반도체 메모리는 통상의 메모리 셀 어레이와, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 셀 어레이와, 적어도 1개의 구제 방안(救濟解)에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 지니고, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀을 순차 테스트하는 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 구비한다.
상기 반도체 메모리는, 반도체 칩에 형성되고, 상기 테스트 수단은, 상기 반도체 칩에 내장되어 있다.
상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안이다.
상기 적어도 1개의 구제 방안의 수는, 최대로,NRS+NCSCNRS(NRS+NCS로부터 NRS를 취하는 조합)개로 된다(단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수).
상기 구제 방안 작성 수단은,NRS+NCSCNRS개의 블럭을 지니고, 상기 불량 메모리 셀이 발견될 때마다 각 블럭에 대해 1개의 구제 방안이 작성 및 유지되고, 또한, 각 블럭에는, 상기 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트가 유지된다.
상기 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되고, 각 블럭 내의 상기 로우 어드레스 또는 상기 컬럼 어드레스의 배열은, 상호 다르다.
상기 1개의 구제 방안은, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는다.
본 발명의 반도체 메모리는, 또한, 상기 적어도 1개의 구제 방안을, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비한다.
상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안을 출력한다. 또한, 상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안을 출력할 수도 있다.
상기 구제 방안 작성 수단은, 상기 적어도 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트를 작성한다.
본 발명의 반도체 메모리는, 또한, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력제어 수단을 구비한다.
상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력한다.
또한, 상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력할 수도 있다.
(A-2) 본 발명의 반도체 메모리 테스트 시스템은, 상술한 반도체 메모리와 상기 반도체 메모리에 로우 어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 공급하고, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고 있다.
상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택한다.
본 발명의 반도체 메모리 테스트 시스템은, 상술한 반도체 메모리와, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고, 상기 반도체 메모리의 상기 테스트 수단은, 상기 테스터의 제어 신호를 수신하면, 로우어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 생성한다.
상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택한다.
(B-1) 본 발명의 반도체 메모리는, 복수의 구제 단위로 구성되는 통상의 메모리 셀 어레이와, 상기 통상의 메모리 셀 어레이의 각 구제 단위에 예비적으로 설치되는 리던던시 메모리 셀 어레이와, 각 구제 단위별로 구하는 적어도 1개의 구제 방안에 기초하여, 각 구제 단위의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 지니고, 각 구제 단위별로, 각 구제 단위 내의 복수의 메모리 셀을 순차 테스트하는 테스트 수단이 불량메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 구비한다.
상기 반도체 메모리는, 반도체 칩에 형성되고, 상기 테스트 수단은, 상기 반도체 칩에 내장되어 있다.
상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안이다.
상기 적어도 1개의 구제 방안의 수는, 최대로,NRS+NCSCNRS(NRS+NCS로부터 NRS를 취하는 조합)개로 된다(단, NRS는, 상기 구제 단위 내의 스페어 로우의 갯수, NCS는, 상기 구제 단위 내의 스페어 컬럼의 갯수).
상기 구제 방안 작성 수단은,NRS+NCSCNRS개의 블럭을 지니고, 상기 불량 메모리 셀이 발견될 때마다 각 블럭에 대해 1개의 구제 방안이 작성 및 유지되고, 또한, 각 블럭에는, 상기 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트가 유지된다.
상기 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되고, 각 블럭 내의 상기 로우 어드레스 또는 상기 컬럼 어드레스의 배열은, 상호 다르다.
상기 1개의 구제 방안은, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는다.
본 발명의 반도체 메모리는, 또한, 상기 통상의 메모리 셀 어레이의 각 구제 단위로 설치되고, 상기 적어도 1개의 구제 방안을, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비한다.
상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안을 출력한다. 또한, 상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안을 출력할 수도 있다.
상기 구제 방안 작성 수단은, 상기 적어도 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트를 작성한다.
본 발명의 반도체 메모리는, 상기 통상의 메모리 셀 어레이의 각 구제 단위에 설치되고, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비한다.
상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력한다. 또한, 상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력할 수도 있다.
(B-2) 본 발명의 반도체 메모리 테스트 시스템은, 상술한 반도체 메모리와, 상기 반도체 메모리에 로우 어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 공급하고, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고 있다.
상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택한다.
본 발명의 반도체 메모리 테스트 시스템은, 상술한 반도체 메모리와, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고, 상기 반도체 메모리의 상기 테스트 수단은, 상기 테스터의 제어 신호를 수신하면, 로우어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 생성한다.
상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택한다.
(C) 본 발명의 반도체 메모리는, 통상의 메모리 셀 어레이와, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 셀 어레이를 지니고, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트하는 테스트 수단과, 상기 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단과, 상기 적어도 1개의 구제 방안에 기초하여, 전기적으로, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 구비한다.
(D) 본 발명의 반도체 메모리는, 통상의 메모리 셀 어레이, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 셀 어레이, 및, 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 각각 갖는 반도체 메모리와, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트하는 테스트 수단, 및, 상기 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 갖는 테스트 장치 수단을 구비한다.
(E) 본 발명의 메모리 셀의 구제 방법은, 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트함과 동시에, 불량 메모리 셀을 발견할 때마다, 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성한다는 것이다.
상기 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환한다.
상기 통상의 메모리 셀 어레이의 로우 또는 컬럼은, 퓨즈의 절단 또는 전기적수단에 의해, 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환된다.
상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안이다.
상기 적어도 1개의 구제 방안의 수는, 최대로,NRS+NCSCNRS(NRS+NCS로부터NRS를 취하는 조합)개로 된다(단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수).
상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되어 있다.
상기 적어도 1개의 구제 방안은, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는다.
상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하고, 그 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는컬럼으로 치환한다.
(F) 본 발명의 구제 방안의 작성 방법은, 로우 어드레스 또는 컬럼 어드레스의 배열에 의해 구제 방안을 구성하고, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스에 의해 선택되는 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 경우에, 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에만, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가한다고 하는 것이다.
상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치할 때에는, 상기 불량 메모리 셀의 로우어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하지 않는다.
상기 리던던시 메모리 셀 어레이가 NRS개의 스페어 로우를 갖는 경우에, 상기 구제 방안이 이미 NRS개의 로우 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 로우 어드레스가 상기 구제 방안의 로우 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 로우 어드레스를 상기 구제 방안에 추가하지 않는다.
상기 리던던시 메모리 셀 어레이가 NCS개의 스페어 컬럼을 갖는 경우에, 상기 구제 방안이 이미 NCS개의 컬럼 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 컬럼 어드레스가 상기 구제 방안의 컬럼 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 컬럼 어드레스를 상기 구제 방안에 추가하지 않는다.
상기 리던던시 메모리 셀 어레이가, NRS개의 스페어 로우, NCS개의 스페어 컬럼으로 구성되는 경우에, 상기 구제 방안이, 이미, NRS개의 로우 어드레스 및 NCS개의 컬럼 어드레스를 포함하고 있고, 또한, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에는, 상기 구제 방안을 무효로 한다.
(G) 본 발명의 기록 매체는, 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트함과 동시에, 불량 메모리 셀을 발견할 때마다, 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성하는 프로그램을 구비한다.
상기 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 프로그램을 더욱 구비한다.
상기 적어도 1개의 구제 방안이, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안인 프로그램을 구비한다.
상기 적어도 1개의 구제 방안의 수가, 최대로,NRS+NCSCNRS(NRS+NCS로부터 NRS를 취하는 조합)개로 되는(단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수) 프로그램을 구비한다.
상기 적어도 1개의 구제 방안이, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되는 프로그램을 구비한다.
상기 적어도 1개의 구제 방안이, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는 프로그램을 갖는다.
상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하고, 그 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 프로그램을 구비한다.
본 발명의 기록 매체는, 로우 어드레스 또는 컬럼 어드레스의 배열에 의해 구제 방안을 구성하고, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스에 의해 선택되는 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 경우에, 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에만, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하는 프로그램을 구비한다.
상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치할 때, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비한다.
상기 리던던시 메모리 셀 어레이가 NRS개의 스페어 로우를 갖는 경우에 상기 구제 방안이 이미 NRS개의 로우 어드레스를 포함하고 있을 때, 상기 불량 메모리 셀의 로우 어드레스가 상기 구제 방안의 로우 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 로우 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비한다.
상기 리던던시 메모리 셀 어레이가 NCS개의 스페어 컬럼을 갖는 경우에, 상기 구제 방안이 이미 NCS개의 컬럼 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 컬럼 어드레스가 상기 구제 방안의 컬럼 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비한다.
상기 리던던시 메모리 셀 어레이가, NRS개의 스페어 로우, NCS개의 스페어 컬럼으로 구성되는 경우에, 상기 구제 방안이, 이미, NRS개의 로우 어드레스 및 NCS개의 컬럼 어드레스를 포함하고 있고, 또한, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에는, 상기 구제 방안을 무효로 하는 프로그램을 구비한다.
도 1은 메모리 셀 어레이의 구제 단위마다 기능 테스트와 구제 방안의 작성과의 종래의 시간 관계를 나타낸 도면.
도 2는 메모리 셀 어레이의 구제 단위마다 기능 테스트와 구제 방안의 작성과의 본 발명의 시간 관계를 나타낸 도면.
도 3은 메모리 셀 어레이(구제 단위) 중 불량 비트의 위치를 나타낸 도면.
도 4는 도 3의 불량 비트가 존재하는 경우 나무 구조와 구제 방안과의 관계를 나타낸 도면.
도 5는 본 발명의 제1 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 6은 본 발명의 제1 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 7은 본 발명의 제1 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 8은 본 발명의 제1 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 9는 본 발명의 제1 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 10은 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 11은 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 12는 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 13은 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 14는 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 15는 본 발명의 제2 예제에 따른 나무 구조(구제 방안)를 작성한 전 공정 중 한 공정을 나타낸 도면.
도 16은 나무 구조의 템플릿을 나타낸 도면.
도 17은 나무 구조의 템플릿의 배열에 의한 표시를 나타낸 도면.
도 18은 불량 비트 어드레스를 유지하는 기억부 M의 배열을 나타낸 도면.
도 19는 유효 비트를 유지하는 기억부 SR의 배열을 나타낸 도면.
도 20은 기억부 M에 유지된 불량 비트 어드레스의 일례를 나타낸 도면.
도 21은 기억부 SR에 유지된 유효 비트의 일례를 나타낸 도면.
도 22는 도 20 및 도 21의 데이타를 유지하는 경우의 나무 구조를 나타낸 도면.
도 23은 나무 구조의 템플릿의 배열에 의한 표시를 나타낸 도면.
도 24는 본 발명의 구제 방안의 작성 순서를 나타낸 플로우차트.
도 25는 본 발명의 반도체 메모리의 주요부(구제 방안의 작성에 관한 부분)의 구성에 관해서 나타낸 도면.
도 26은 도 25 중 제어 신호 RDTEST를 생성하는 회로를 나타낸 도면.
도 27은 도 25 중 제어 신호 FT를 생성하는 회로를 나타낸 도면.
도 28은 도 25 중 제어 신호 SRT를 생성하는 회로를 나타낸 도면.
도 29는 도 25 중 제어 신호 RESET를 생성하는 회로를 나타낸 도면.
도 30은 도 25의 리던던시 테스트 모드 시 사용하는 데이타 입력 및 데이타 비교기 회로의 구성을 나타낸 도면.
도 31은 도 25의 반도체 메모리의 통상 모드에서의 각 신호의 타이밍을 나타낸 도면.
도 32는 도 25의 반도체 메모리의 리던던시 테스트 모드에서의 각 신호의 타이밍을 나타낸 도면.
도 33은 도 25의 리던던시 구제 가능 여부 판정 회로(NR=NC=2인 경우)의 구성을 나타낸 도면.
도 34는 도 33의 블럭 BLOCKi(NR=NC=2인 경우)의 구성을 나타낸 도면.
도 35는 도 34의 블럭(SRAM 어레이) Mij의 구성을 나타낸 도면.
도 36은 도 35의 메모리 셀(SRAM) Mijl의 구성을 나타낸 도면.
도 37은 도 34의 블럭(시프트 레지스터) SRik의 구성을 나타낸 도면.
도 38은 도 33의 블럭(시프트 레지스터) TSR BLOCK의 구성을 나타낸 도면.
도 39는 도 38 중 클럭 신호 TCLK를 생성하는 회로를 나타낸 도면.
도 40은 도 38의 시프트 레지스터 TSR1∼ TSR4의 구성을 나타낸 도면.
도 41은 도 38의 시프트 레지스터 TSR5의 구성을 나타낸 도면.
도 42는 도 25의 퓨즈 데이타(및 유효 비트) 출력 제어 회로의 구성을 나타낸 도면.
도 43은 도 42의 블럭(시프트 레지스터) BSR BLOCK의 구성을 나타낸 도면.
도 44는 도 43의 클럭 신호 BCLK를 생성하는 회로를 나타낸 도면.
도 45는 도 43의 시프트 레지스터 BSR2∼ BSR6의 구성을 나타낸 도면.
도 46은 도 43의 시프트 레지스터 BSR1의 구성을 나타낸 도면.
도 47은 도 42의 블럭(시프트 레지스터) DSR BLOCK의 구성을 나타낸 도면.
도 48은 도 47의 클럭 신호 DCLK를 생성하는 회로를 나타낸 도면.
도 49는 도 47의 시프트 레지스터 DSR1의 구성을 나타낸 도면.
도 50은 도 33의 블럭 BLOCK1 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 51은 도 33의 블럭 BLOCK2 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 52는 도 33의 블럭 BLOCK3 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 53은 도 33의 블럭 BLOCK4 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 54는 도 33의 블럭 BL0CK5 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 55는 도 33의 블럭 BLOCK6 내에서의 구제 방안의 작성 시의 각 신호의 변화를 나타낸 도면.
도 56은 시프트 레지스터 데이타(유효 비트)의 출력 시의 각 신호의 변화를 나타낸 도면.
도 57은 퓨즈 데이타의 출력 시의 각 신호의 변화를 나타낸 도면.
도 58은 소프트셋트 불가능한 통상의 퓨즈 어레이부를 나타낸 도면.
도 59는 소프트셋트 가능한 퓨즈 어레이부를 나타낸 도면.
도 60은 도 59의 퓨즈 어레이부를 본 발명의 시스템에 적용한 경우의 구성의 일례를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 메모리 셀 어레이
12 : 스페어 로우
13 : 스페어 컬럼
14 : 리던던시 테스트 모드 시 사용하는 데이타 입력 및 데이타 비교기 회로
15 : 리던던시 구제 가능 여부 판정 회로
16 : 퓨즈 데이타 출력 제어 회로
17 : 출력 버퍼
이하, 도면을 참조하면서, 본 발명의 반도체 메모리에 대해 상세히 설명한다.
A. 본 발명의 반도체 메모리의 개요
본 발명의 반도체 메모리는, 상기 반도체 메모리가 형성되는 메모리칩에, 리던던시를 위해 메모리 셀의 구제 가능 여부의 판단을 실행하는 회로를 내장하는(즉, 온칩 구성으로 하는)것을 전제로 한다.
즉, 본 발명의 반도체 메모리는, 테스터의 CPU의 제어 하에서 메모리 셀의 구제 가능 여부의 판단을 실행하는 것은 아니고, 메모리칩 내에 전용으로 설치된 회로(하드)를 사용하여, 메모리 셀의 구제 가능 여부의 판단을 고속으로 행하는 기술을 제공하는 것이다.
단, 메모리 용량이 증대하고, 구제 단위가 되는 스페어 라인의 갯수가 매우 많아지는 경우에는, 구제 가능 여부의 판단을 실행하는 회로를 전용 칩에 독자적으로 형성하고, 이 전용칩을 테스터에 설치하고, 테스터의 제어 하에서 메모리 셀의 구제 가능 여부의 판단을 실행하는 것이 좋은 경우도 있으므로, 본 발명의 반도체 메모리에서는, 이와 같은 경우도 고려한다.
또한, 본 발명의 반도체 메모리는, 반도체 메모리의 기능 테스트와 메모리 셀의 구제 가능 여부의 판단을 병렬 처리할 수 있는 회로(하드)를 제공하는 것을 전제로 한다.
즉, 어드레스 데이타를 반도체 메모리에 순차 제공하여 메모리 데이타를 순차판독하고, 이 메모리 데이타를 기대치와 비교하고, 메모리 셀의 불량 여부를 테스트함과 동시에, 이 테스트 결과에 기초하여, 소정의 알고리즘에 의해 구제 방안을 동일 사이클로 작성한다. 따라서, 각 메모리 셀의 불량 여부를 나타낸 테스트 결과가 증가함에 따라서, 구제 방안도 순차 변화하고, 더구나, 테스트 종료시에는, 동시에 최종적인 구제 방안의 작성도 종료하고 있다.
종래에는, 도 1에 도시한 바와 같이, 모든 메모리 셀(비트)을 테스트한 후, 그 테스트 결과(불량 비트의 배치)에 기초하여, 구제 가능 여부의 판단을 행하고 있는(일괄 구제 알고리즘)데 대해, 본 발명은, 도 2에 도시한 바와 같이, 테스트 중에 불량의 메모리 셀(비트)이 발견될 때마다, 이 테스트와 병행하여, 순서에 따라, 구제 방안을 작성해 가는(순서에 따라 구제 알고리즘) 것이다.
또한, 본 발명의 반도체 메모리에 있어서는, 불량 메모리 셀(비트)에 대해 가능한 모든 구제 방안을 열거하는 알고리즘을 채용한다.
이 구제 알고리즘을 기능 테스트에 병행하여 행함으로써, 모든 메모리 셀(비트)의 테스트가 종료한 시점에서, 구제 가능 여부의 판단 결과를 메모리칩의 외부로 추출함으로써, 그 메모리칩(반도체 메모리)이 양품인지, 또는 불량품인지를 판단할 수 있다.
메모리칩이 양품인 경우에는, 특별한 판독 모드를 실행하고, 리던던시 정보를 메모리칩의 외부로 판독한다. 그리고, 이 리던던시 정보(구제 방안)에 기초하여, 퓨즈 소자의 절단을 행한다.
본 발명의 반도체 메모리의 경우, 구제 방안은, 순서에 따라, 메모리칩 내에 스택되기 때문에, 복수의 기능 테스트를 거친 후에, 리던던시 정보를 얻는 것도 가능하다.
따라서, 본 발명은 마진 테스트나 수많은 기능 테스트를 필요로 하는 반도체 메모리로부터 양품을 선별할 때에 적합하다.
또한, 본 발명은 복수의 기능 테스트를 행하는 경우에 각각의 기능 테스트 후에, 그 기능 테스트에 기초한 리던던시 정보를 모니터해 두는 것이 가능하기 때문에 불량 해석이나, 테스트 시간의 단축에 공헌할 수 있다.
또, 이상과 같은 하드 구성을 메모리 칩과는 별도로 전용 칩으로 형성하고, 상기 전용 칩을 테스터에 내장해도, 메모리 칩 내의 메모리 셀의 구제 가능 여부의 판단을 고속으로 행할 수 있다.
B. 다음에, 본 발명의 반도체 메모리에 적용되는 구제 방안의 작성을 위한 알고리즘과, 그 알고리즘을 실행하기 위한 회로에 대해 설명한다.
a. 구제 방안의 작성을 위한 알고리즘
본 발명에서는, 상술된 바와 같이 불량 메모리 셀(비트)에 대해 가능한 모든 구제 방안을 열거하는 알고리즘을 채용한다. 상기 알고리즘을 이해하는 것은, 실제로 상기 알고리즘을 엄격화했을 때, 메모리 용량이나 데이타 레이트를 설정할 때의 기본이 된다.
일반적으로, 단수 혹은 여러개의 불량 비트(1비트 데이타를 기억하는 메모리 셀의 불량)에 대해, 그 불량 비트를 스페어 라인의 리던던시 메모리 셀로 치환할 때의 치환 방법(이하, 구제 방안라고 함)은, 하나로 정한다고는 할 수 없다.
예를 들면, 단비트 불량에 대해서는 불량 메모리 셀을 스페어 로우의 리던던시 메모리 셀로 치환하는 경우와, 스페어 칼럼의 리던던시 메모리 셀로 치환하는 경우의 두가지의 구제 방안이 존재한다.
이하에서는, 모든 불량 비트에 대해 가능한 모든 구제 방안을 열거하는 알고리즘에 대해 생각한다.
상기 알고리즘을 실행하고, 만약 구제 방안이 존재하지 않으면, 그것은 모든 불량 메모리 셀(비트)을 구제할 수 없는 것을 의미하기 때문에 그 메모리 칩은 불량품이라고 판단한다.
만약, 구제 방안이 하나이상 존재하면, 그것은 모든 불량 메모리 셀(비트)을 구제할 수 있는 것을 의미한다. 구제 방안이 하나인 경우에는, 그 구제 방안에 의해 불량 메모리 셀을 리던던시 메모리 셀로 치환하면 되지만, 구제 방안이 복수인 경우에는 그 중 하나의 구제 방안(통상은, 스페어 라인의 사용 갯수, 또는 퓨즈 블로우(절단)의 횟수가 가장 적어지는 구제 방안)을 선택한다.
모든 구제 방안은 소위 ″나무″구조에 의해 열거된다.
도 3은, 메모리 셀 어레이 내의 불량 비트의 위치를 나타내고, 도 4는 도 3과 같은 단비트 불량이 존재하는 경우의 4가지의 구제 방안을 ″나무″구조에 의해 나타낸 것이다.
지금, 2개의 단비트 불량이 존재하고, 그 불량 비트가 위치하는 어드레스를, 각각 (R0, C0), (R1, C1)이라고 가정하면, 이하의 4가지의 구제 방안을 얻을 수 있다. 단, Rx는 로우 어드레스, Cy는 칼럼 어드레스를 나타내고 있고, x, y는 로우 어드레스, 칼럼 어드레스의 가상적인 통과 번호를 나타내고 있다. 또한, 스페어 로우 및 스페어 칼럼의 갯수는 각각 2개이상 존재하는 것으로 한다.
·2개의 스페어 로우에 의한 구제
상기 구제 방안은, R0, R1에 의해 선택되는 각 로우에 속하는 메모리 셀군을, 각 스페어 로우의 리던던시 메모리 셀군으로 치환하는 것이다.
·2개의 스페어 칼럼에 의한 구제
상기 구제 방안은 C0, C1에 의해 선택되는 각 칼럼에 속하는 메모리 셀군을, 각 스페어 칼럼의 리던던시 메모리 셀군으로 치환하는 것이다.
·스페어 로우 및 스페어 칼럼에 의한 구제
상기 구제 방안은 R0에 의해 선택되는 로우에 속하는 메모리 셀군을, 스페어 로우의 리던던시 메모리 셀군으로 치환하고, C1에 의해 선택되는 칼럼에 속하는 메모리 셀군을, 스페어 칼럼의 리던던시 메모리 셀군으로 치환하는 것이다.
·스페어 칼럼 및 스페어 로우에 의한 구제
상기 구제 방안은 C0에 의해 선택되는 칼럼에 속하는 메모리 셀군을, 스페어 칼럼의 리던던시 메모리 셀군으로 치환하고, R1에 의해 선택되는 로우에 속하는 메모리 셀군을 스페어 로우의 리던던시 메모리 셀군으로 치환하는 것이다.
b. ″나무″구조와 구제 방안의 표기의 관계
룰 1 : ″나무″구조의 각 마디는, 불량 비트(메모리 셀)의 로우 어드레스 또는 칼럼 어드레스를 나타낸다.
룰 2 : ″나무″구조의 각 패스가 각각 구제 방안을 나타내고, 각 패스에서의 각각의 마디가 나타내는 어드레스가 불량 비트의 어드레스로 된다.
여기서, ″나무″구조의 마디가 나타내는 어드레스가 로우 어드레스이면 불량 비트를 스페어 로우의 리던던시 메모리 셀로 치환하고, ″나무″구조의 마디가 나타내는 어드레스가 칼럼 어드레스이면 불량 비트를 스페어 칼럼의 리던던시 메모리 셀로 치환한다.
c. ″나무″구조를 작성할 때의 규칙
룰 3 : ″나무″구조의 마디에는, 최대 2개의 가지를 붙인다.
″나무″구조는, 새로운 불량 비트가 발견될 때마다 변화한다. ″나무″구조의 변화는, 그 직전의 ″나무″구조에 대해 아래의 조건을 따른다.
룰 4 : 새롭게 발견된 불량 비트의 어드레스(로우 어드레스, 칼럼 어드레스)와, 이미 발견된 불량 비트의 어드레스(″나무″구조의 각 마디)를, ″나무″구조의 각 패스(가지)마다 비교한다.
″나무″구조의 각 패스(가지)에서 새롭게 발견된 불량 비트의 어드레스(로우 어드레스, 칼럼 어드레스의 쌍방)이 각 패스의 마디에 존재하지 않은 경우에는, 각 패스의 최선단의 마디에 또한 2개의 가지를 붙이고, 각 가지의 선단(새로운 선단이 됨)에 각각 불량 비트의 로우 어드레스, 칼럼 어드레스를 나타내는 마디(잎)를 새롭게 추가한다.
이 때, ″나무″구조의 패스의 수는 하나만 증가하지만, 예를 들면 스페어 로우를 전부 사용한 경우에는, 패스(가지)의 최선단의 마디에는 하나의 가지만을 붙이고, 상기 가지의 선단에 불량 비트의 칼럼 어드레스를 나타내는 마디를 새롭게 붙이고, 마찬가지로 스페어 칼럼을 전부 사용한 경우에는 패스(가지)의 최선단의 마디에는 하나의 가지만을 붙이고, 상기 가지의 선단에 불량 비트의 로우 어드레스를 나타내는 마디를 새롭게 붙인다(룰 6).
스페어 로우 및 스페어 칼럼의 모두를 사용한 경우에는, 그 불량 비트는 구제 불가능해지기 때문에, 당연히 패스(가지)의 최선단의 마디에 가지를 붙일 수 없다(룰 7).
상기 룰 4에 따르면, 빨리 발견된 불량 비트의 어드레스는 ″나무″구조의 근원(상)측의 마디를 구성하고, 늦게 발견된 불량 비트의 어드레스는 ″나무″구조의 선단(하)측의 마디를 구성하는 것을 알 수 있다.
룰 5 : 새롭게 발견된 불량 비트의 어드레스(로우 어드레스, 칼럼 어드레스)와, 이미 발견된 불량 비트의 어드레스(″나무″구조의 각 마디)를, ″나무″구조의 각 패스(가지)마다 비교한다.
″나무″구조의 각 패스(가지)에서 새롭게 발견된 불량 비트의 어드레스(로우 어드레스, 칼럼 어드레스 중 적어도 하나)가 각 패스의 마디에 존재하는 경우에는 각 패스의 최선단의 마디에는 가지를 붙이지 않는다.
이러한 불량 비트는, 이미 스페어 로우 또는 스페어 칼럼의 리던던시 메모리 셀에 의해 구제되기 때문이다.
룰 6 : 스페어 로우의 갯수를 NRS, 스페어 칼럼의 갯수를 NCS로 나타내면, ″나무″구조의 각 패스에서는 로우 어드레스를 나타내는 마디는, NRS개, 칼럼 어드레스를 나타내는 마디는 NCS 개까지밖에 설치할 수 없다.
즉, ″나무″구조의 각 패스에서 로우 어드레스를 나타내는 마디가 NRS 개라는 것은 모든 스페어 로우가 사용되는 것을 의미하고, 칼럼 어드레스를 나타내는 마디가 NCS 개라는 것은, 모든 스페어 칼럼이 사용되는 것을 의미한다.
따라서, 각 패스에서 로우 어드레스를 나타내는 마디가 NRS개, 칼럼 어드레스를 나타내는 마디가 NCS 개가 되면, 그 패스(가지)의 최선단에 또한 가지를 붙일 수 없다.
룰 7 : 새로운 불량 비트에 대해 모든 패스에 대해 그 최선단에 가지를 설치할 수 없게 됐을 때, 그 새로운 불량 비트는 구제 불가능한 것을 의미하고, 반도체 메모리는 불량품이라고 판단된다.
d. 예제 1
상술된 알고리즘을 이용한 구제 방안의 작성에 대해 스페어 로우의 갯수가 2개(NRS=2), 스페어 칼럼의 갯수가 2개(NCS=2)인 경우를 예로 하여 설명한다.
또, 메모리 셀 어레이의 기능 테스트는 예를 들면 어드레스 R0, C0의 메모리 셀로부터 개시하고, 로우 어드레스를 Rk(k=0∼n)에 고정하고, 칼럼 어드레스를 C0∼Cn까지 변화시킴에 따라 어드레스 Rn, Cn의 메모리 셀까지 행한다.
이러한 기능 테스트의 실행과 병렬하여 구제 방안을 구하는 알고리즘이 실행된다.
·스텝 1
우선, 기능 테스트에 의해 도 5a에 도시된 바와 같이 로우 어드레스 R0, 칼럼 어드레스 C0의 메모리 셀(1)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4에 의해 도 5b에 도시된 바와 같은 ″나무″구조가 작성된다.
도 5b의 ″나무″구조에 따르면, root(근본)에는 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R0 또는 C0의 마디가 부가되어 있다.
마디 R0은, 로우 어드레스 R0, 칼럼 어드레스 C0의 불량 비트(메모리 셀)(1)를, 스페어 로우의 리던던시 메모리 셀로 치환하는 것을 의미한다. 이 경우, 당연히 로우 어드레스 R0의 모든 메모리 셀이 스페어 로우의 리던던시 메모리 셀로 치환된다. 또한, 2개의 스페어 로우 중 하나가 사용 종료가 된다.
마찬가지로, 마디 C0는 로우 어드레스 R0, 칼럼 어드레스 C0의 불량 비트(메모리 셀)(1)를, 스페어 칼럼의 리던던시 메모리 셀로 치환하는 것을 의미한다. 이 경우, 당연히 칼럼 어드레스 C0의 모든 메모리 셀이 스페어 칼럼의 리던던시 메모리 셀로 치환된다. 또한, 2개의 스페어 칼럼 중 하나가 사용 종료가 된다.
이와 같이, 로우 어드레스 R0, 칼럼 어드레스 C0의 최초의 불량 비트(1)에 대해서는 상기 불량 비트(1)를, 스페어 로우의 리던던시 메모리 셀로 치환하는 경우와 스페어 칼럼의 리던던시 메모리 셀로 치환하는 경우의 2가지의 구제 방안이 존재한다.
또, 불량 비트는 스페어 로우로 구할지, 또는 스페어 칼럼으로 구할지 두가지밖에 존재하지 않기 때문에, 이것이 ″나무″구조를 만들 때의 룰 3, 즉 「root (뿌리) 또는 마디에는 최대로 2개의 가지를 설치한다」의 근거가 된다.
·스텝 2
다음에, 기능 테스트에 의해 도 6a에 도시된 바와 같이 로우 어드레스 R1, 칼럼 어드레스 C1의 메모리 셀(2)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4에 의해 도 6b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(2)의 어드레스 R1, C1은, 도 5b의 ″나무″구조에서의 두개의 마디 R0, C0 중 어느 경우나 불일치하기 때문에, 룰 4에 기초하여 마디 R0에는 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R1 또는 C1의 마디가 부가되고, 마디 C0에도 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R1 또는 C1의 마디가 부가된다.
이와 같이, 로우 어드레스 R1, 칼럼 어드레스 C1의 불량 비트(2)에 대해서는 상기 불량 비트(2)를 스페어 로우의 리던던시 메모리 셀로 치환하는 경우와 스페어 칼럼의 리던던시 메모리 셀로 치환하는 경우의 두가지의 구제 방안이 존재한다.
따라서, 현시점에서의 구제 방안은 불량 비트(1)의 구제 방안이 두가지, 불량 비트(2)의 구제 방안이 2가지이기 때문에, 도 6b에 도시된 바와 같이 합계, 4가지(패스 a∼d)가 된다.
·스텝 3
다음에, 기능 테스트에 의해 도 7a에 도시된 바와 같이 로우 어드레스 R2, 칼럼 어드레스 C2의 메모리 셀(3)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4 및 룰 6에 의해 도 7b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(3)의 어드레스 R2, C2는 도 6b의 ″나무″구조에서의 두개의 패스 b, c에 대해서는 그 각 마디 R0, R1, C0, C1 중 어느 경우나 불일치한다. 따라서, 룰 4에 기초하여 도 6b의 각 패스 b, c의 선단의 마디에는 두개의 가지가 설치되고, 그 두개의 가지 선단에 R2 또는 C2의 마디가 부가된다.
또한, 도 6b의 패스 a에 대해서는 마디가 R0, R1이고, 스페어 로우의 모든 갯수(2개)를 이미 사용 종료한다. 따라서, 룰 6을 적용하고, 패스 a의 선단의 마디에는 하나의 가지가 설치되고, 그 하나의 가지의 선단에 C2의 마디만이 부가된다.
마찬가지로, 도 6b의 패스 d에 대해서는 마디가 C0, C1이고, 스페어 칼럼의 모든 갯수(2개)를 이미 사용 종료한다. 따라서, 룰 6을 적용하고, 패스 d의 선단의 마디에는 하나의 가지가 설치되고, 그 하나의 가지의 선단에 R2의 마디만이 부가된다.
따라서, 현시점에서의 구제 방안은 도 6b의 두개의 패스 b, c에 대해 각각 하나만 증가하기 때문에 도 7b에 도시된 바와 같이 합계, 6가지(패스a∼f)가 된다.
·스텝 4
다음에, 기능 테스트에 의해 도 8a에 도시된 바와 같이 로우 어드레스 R3, 칼럼 어드레스 C3의 메모리 셀(4)이 불량이라고 판단되면, 상술된 알고리즘의 룰 6에 의해 도 8b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 도 7b의 패스 a, b, d의 마디는 R0, R1, R2 중 두개를 포함하기 때문에, 스페어 로우의 모든 갯수(2개)를 이미 사용 종료한다. 따라서, 룰 6을 적용하고, 패스 a, b, d의 선단의 마디에는 하나의 가지가 설치되고, 그 하나의 가지의 선단에 C3의 마디만이 부가된다.
마찬가지로, 도 7b의 패스 c, e, f의 마디는 C0, C1, C2 중 두개를 포함하고 있기 때문에 스페어 칼럼의 모든 갯수(2개)를 이미 사용 종료한다. 따라서, 룰 6을 적용하고, 패스 c, e, f 선단의 마디에는 하나의 가지가 설치되고, 그 하나의 가지의 선단에 R3의 마디만이 부가된다.
따라서, 현시점에서의 구제 방안은 도 8b에 도시된 바와 같이 합계, 6가지(패스 a∼f)가 된다.
·스텝 5
다음에, 기능 테스트에 의해 도 9a에 도시된 바와 같이 로우 어드레스 R4, 칼럼 어드레스 C4의 메모리 셀(5)이 불량이라고 판단되면, 도 9b에 도시된 바와 같이 상술된 알고리즘의 룰 6 및 룰 7에 의해 각 패스 a∼f 선단의 마디에는 새롭게 가지를 설치할 수 없게 된다.
즉, 도 8b의 모든 패스 a∼e는, R0∼R3 중 두개의 마디 및 C0∼C3 중 두개의 마디를 각각 포함하고 있기 때문에 스페어 로우의 모든 갯수(2개) 및 스페어 칼럼의 모든(2개) 갯수를 이미 사용 종료한다.
따라서, 룰 6, 7에 기초하여 각 패스 a∼f의 선단의 마디에는 새롭게 가지를 설치할 수 없게 되기 때문에 상기 불량 비트(5)를 구제하는 것이 불가능해진다. 즉, 반도체 메모리는 불량품이라고 판단된다.
e. 예제 2
상술된 알고리즘을 이용한 구제 방안의 작성에 대해 스페어 로우의 갯수가 2개(NRS=2), 스페어 칼럼의 갯수가 2개(NCS=2)인 경우를 예로 하여 설명한다.
또, 메모리 셀 어레이의 기능 테스트는, 예를 들면 어드레스 R0, C0의 메모리 셀로부터 개시하고, 로우 어드레스를 Rk(k=0∼n)에 고정하고, 칼럼 어드레스를 C0∼Cn까지 변화시킴으로써 어드레스 Rn, Cn의 메모리 셀까지 행한다.
이러한 기능 테스트의 실행과 병렬하여 구제 방안을 구하는 알고리즘이 실행된다.
·스텝 1
우선, 기능 테스트에 의해 도 10a에 도시된 바와 같이 로우 어드레스 R0, 칼럼 어드레스 C0의 메모리 셀(1)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4에 의해 도 10b에 도시된 바와 같은 ″나무″구조가 작성된다.
도 10b의 ″나무″구조에 따르면, root (근본)에는 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R0 또는 C0의 마디가 부가되어 있다.
마디 R0은, 로우 어드레스 R0, 칼럼 어드레스 C0의 불량 비트(메모리 셀)(1)를, 스페어 로우의 리던던시 메모리 셀로 치환하는 것을 의미한다. 이 경우, 당연히 로우 어드레스 R0의 모든 메모리 셀이 스페어 로우의 리던던시 메모리 셀로 치환할 수 있다. 또한, 2개의 스페어 로우 중 하나가 사용 종료가 된다.
마찬가지로, 마디 C0는 로우 어드레스 R0, 칼럼 어드레스 C0의 불량 비트(메모리 셀)(1)를, 스페어 칼럼의 리던던시 메모리 셀로 치환하는 것을 의미한다. 이 경우, 당연히 칼럼 어드레스 C0의 모든 메모리 셀이 스페어 칼럼의 리던던시 메모리 셀로 치환할 수 있다. 또한, 2개의 스페어 칼럼 중 하나가 사용 종료가 된다.
이와 같이, 로우 어드레스 R0, 칼럼 어드레스 C0의 최초의 불량 비트(1)에 대해서는 상기 불량 비트(1)를, 스페어 로우의 리던던시 메모리 셀로 치환하는 경우와 스페어 칼럼의 리던던시 메모리 셀로 치환하는 경우의 두가지의 구제 방안이 존재한다.
또, 불량 비트는 스페어 로우로 구할지, 또는 스페어 칼럼으로 구할지 두가지밖에 존재하지 않기 때문에, 이것이 ″나무″구조를 만들 때의 룰 3, 즉 「root (뿌리) 또는 마디에는 최대로 2개의 가지를 설치한다」의 근거가 된다.
·스텝 2
다음에, 기능 테스트에 의해 도 11a에 도시된 바와 같이 로우 어드레스 R0, 칼럼 어드레스 C2의 메모리 셀(2)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4 및 룰 5에 의해 도 11b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(2)의 어드레스 R0, C2는 도 10b의 ″나무″구조에서의 패스 b의 마디 C0과 불일치한다. 따라서, 룰 4에 기초하여 도 10b의 패스 b의 마디 C0에는 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R0 또는 C2의 마디가 부가된다.
또한, 도 10b의 패스 a의 마디는 R0이고, 불량 비트(2)의 로우 어드레스 R0에 일치한다. 이 때문에, 룰 5가 적용되고, 패스 a의 마디 R0에 새로운 가지가 설치되는 일은 없다.
따라서, 현시점에서의 구제 방안은 도 11b에 도시된 바와 같이 합계, 3가지(패스 a∼c)가 된다.
·스텝 3
다음에, 기능 테스트에 의해 도 12a에 도시된 바와 같이 로우 어드레스 R0, 칼럼 어드레스 C3의 메모리 셀(3)이 불량이라고 판단되면, 상술된 알고리즘의 룰 5 및 룰 6에 의해 도 12b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(3)의 어드레스 R0, C3은 도 11b의 ″나무″구조에서의 패스 c의 마디 C0, C2 중 어느 경우와도 불일치한다. 또한, 패스 c에 대해서는 마디가 C0, C2 이고, 이미 스페어 칼럼의 모두를 사용 종료한다.
따라서, 룰 6에 기초하여 도 11b의 패스 c의 최선단의 마디 C2에는 하나의 가지만이 설치되고, 그 하나의 가지의 선단에 R0의 마디가 부가된다.
또한, 도 11b의 패스 a, b는 R0의 마디를 포함하고 있고, 또한 상기 마디 R0은 불량 비트(3)의 로우 어드레스 R0에 일치한다. 이 때문에, 룰 5가 적용되고, 패스 a, b의 최선단의 마디 R0에 새로운 가지가 설치되는 일은 없다.
따라서, 현시점에서의 구제 방안은 도 12b에 도시된 바와 같이 합계, 3가지 (패스 a∼c)가 된다.
·스텝 4
다음에, 기능 테스트에 의해 도 13a에 도시된 바와 같이 로우 어드레스 R1, 칼럼 어드레스 C0의 메모리 셀(4)이 불량이라고 판단되면, 상술된 알고리즘의 룰 4 및 룰 5에 의해 도 13b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(4) 어드레스 R1, C0은 도 12b의 ″나무″구조에서의 패스 a의 마디 R0과 불일치한다. 따라서, 룰 4에 기초하여 도 12b의 패스 a의 최선단의 마디 R0에는 두개의 가지가 설치되고, 그 두개 가지의 선단에 R1 또는 C0의 마디가 부가된다.
또한, 도 12b의 패스 b는 C0의 마디를 포함하고 있고, 또한 상기 마디 C0은 불량 비트(4)의 칼럼 어드레스 C0에 일치한다. 이 때문에, 룰 5가 적용되고, 도 12b의 패스 b의 최선단의 마디R0에 새로운 가지가 설치되는 일은 없다
마찬가지로, 도 12b의 패스 c도, C0의 마디를 포함하고 있고, 또한 상기 마디 C0은 불량 비트(4)의 칼럼 어드레스 C0에 일치한다. 이 때문에 룰 5가 적용되고, 도 12b의 패스 c의 최선단의 마디 R0에 새로운 가지가 설치되는 일은 없다.
따라서, 현시점에서의 구제 방안은 도 13b에 도시된 바와 같이 합계, 4가지 (패스 a∼d) 가 된다.
·스텝 5
다음에, 기능 테스트에 의해 도 14a에 도시된 바와 같이 로우 어드레스 R1, 칼럼 어드레스 C1의 메모리 셀(5)이 불량하다고 판단되면, 상술된 알고리즘의 룰 4∼6에 의해 도 14b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 불량 비트(메모리 셀)(5)의 어드레스 R1, C1은, 도 13b의 ″나무″구조에서의 패스 b, c의 마디 R0, C0 중 어느 경우와도 불일치한다. 따라서, 룰 4에 기초하여 도 13b의 패스 b, c의 최선단의 마디 C0, R0에는 각각 두개의 가지가 설치되고, 그 두개의 가지의 선단에 R1 또는 C1의 마디가 부가된다.
또한, 도 13b의 패스 a는 R1의 마디를 포함하고 있고, 또한 상기 마디 R1은 불량 비트(5)의 로우 어드레스 R1에 일치한다. 이 때문에 룰 5가 적용되고, 도 13b의 패스 a의 최선단의 마디 R1에 새로운 가지가 설치되는 일은 없다.
또, 불량 비트(메모리 셀)(5)의 어드레스 R1, C1은, 도 13b의 ″나무″구조에서의 패스 d의 마디 R0, C0, C2의 어느 경우와도 불일치한다. 또한, 패스 d는 C0, C2의 마디를 포함하기 때문에, 이미 스페어 칼럼의 모두를 사용 종료한다.
이 때문에, 룰 6에 기초하여 도 13b의 패스 d의 최선단의 마디 R0에는 하나의 가지만이 설치되고, 그 하나의 가지의 선단에 R1의 마디가 부가된다.
따라서, 현시점에서의 구제 방안은 도 14b에 도시된 바와 같이 합계, 6가지(패스 a∼f) 가 된다.
·스텝 6
다음에, 기능 테스트에 의해 도 15a에 도시된 바와 같이 로우 어드레스 R2, 칼럼 어드레스 C1의 메모리 셀(6)이 불량이라고 판단되면, 상술된 알고리즘의 룰4∼6에 의해 도 15b에 도시된 바와 같은 ″나무″구조가 작성된다.
즉, 도 14b의 패스 c, e는 C1의 마디를 포함하고 있고, 또한 상기 마디 C1은 불량 비트(6)의 칼럼 어드레스 C1에 일치한다. 이 때문에, 룰(5)이 적용되고, 도 14b의 패스 c, e의 최선단의 마디 C1에 새로운 가지가 설치되는 일은 없다.
또한, 불량 비트(메모리 셀)(6)의 어드레스 R2, C1은 도 14b의 ″나무″구조에서의 패스 a, b, d의 마디 R0, R1, C0의 어느 경우와도 불일치한다. 또한, 패스 a, b, d는 R0, R1의 마디를 포함하고 있기 때문에, 이미 스페어 로우의 모두를 사용 종료한다.
이 때문에, 룰 6에 기초하여 도 14b의 패스 a, b, d의 최선단의 마디 R1에는 하나의 가지만이 설치되고, 그 하나의 가지의 선단에 C1의 마디가 부가된다.
한편, 도 14b의 패스 f는 R0, R1, C0, C1의 마디를 포함하고 있기 때문에, 이미 모든 스페어 로우 및 모든 스페어 칼럼을 사용 종료한다. 이 때문에, 도 14b의 패스 f의 최선단의 마디 R1에는 가지를 붙일 수 없고, 상기 패스 f에서는 불량 비트(6)를 구제할 수 없다.
따라서, 현시점에서의 구제 방안은 도 15b에 도시된 바와 같이 합계, 5가지 (패스a∼e) 가 된다.
또, 이 후 새로운 불량 비트가 발견되지 않았던 경우에는 도 15b의 5가지의 구제 방안 중 하나가 선택되고, 그 구제 방안에 기초하여 불량 비트의 구제, 즉 불량 비트의 리던던시 메모리 셀에의 치환이 실행된다.
본 예에서는 패스 a, c, e의 구제 방안이 가장 적은 스페어 라인(3개)에 의해 불량 비트를 구제 가능하기 때문에, 이들 3개의 구제 방안(패스 a, c, e) 중 하나를 선택하는 것이 좋다.
f. 통합
이상, 진술한 바와 같이 본 발명의 반도체 메모리에 따르면, 메모리 셀 어레이의 모든 불량 비트에 대해 이들 불량 비트를 구제하기 위한 모든 구제 방안을 룰1∼7에 기초하여 얻고 있다.
룰 1∼7에 따르면, 스페어 로우의 수를 NRS, 스페어 칼럼의 수를 NCS 로 하면, 구제 방안의 수의 상한은NRS+NCSCNRS(NRS+NCS 개 중에서 NRS 개를 선택하는 조합)로 나타낼 수 있다.
예를 들면, NRS=2, NCS=2인 경우, 구제 방안의 수의 상한은4C2=(4×3)/(2×1)=6이 된다.
구제 방안의 수의 상한이 정해져 버린 근거는, 스페어 로우의 수 및 스페어 칼럼의 수가 결정되면, 불량의 비율에 상관없이 룰 3, 6에 의해 ″나무″구조의 최종 형상의 대프레임(이하, 템플릿이라고 부름)이 결정되는 것에 있다.
예를 들면, NRS=2, NCS=2인 경우, ″나무″구조의 대프레임(템플릿)은, 도 16 및 도 17에 도시된 바와 같이 되고, 구제 방안의 수의 상한은 6개가 된다. 또, 도 16 및 도 17에서 R은, 불량 비트를 스페어 로우의 리던던시 메모리 셀에 의해 구제하는 것을 의미하고, C는 불량 비트를 스페어 칼럼의 리던던시 메모리 셀에 의해 구제하는 것을 의미한다.
실제는, 불량 비트의 수나 어드레스에 의해, ″나무″구조의 형상 그 자체는 변화한다. 그러나, 그 변화는 도 16 및 도 17의 템플릿 내에서 전부 수습되는 것이고, 각 패스의 선단의 가지 및 마디를 삭제하는 방향으로 작동시키고, 각 패스의 선단의 가지 및 마디를 추가하는 방향으로 작동시키는 일은 없다.
또한, 예제 1과 같이 모든 불량 비트가 상호 어드레스가 일치하지 않은 단비트 불량인 경우, 불량 비트는 최대 NRS+NCS 개까지 구제할 수 있다. 이 경우, 구제 방안의 수는NRS+NCSCNRS가 된다. 즉, 모든 불량 비트가 단비트 불량인 경우, 최대 NRS+NCS 개의 불량 비트를NRS+NCSCNRS개의 구제 방안 중 하나로 구제할 수 있다.
또, 불량 비트가 라인 불량이나 영역 불량인 경우에는 당연히 불량 비트는 NRS+NCS 개 이상 구제할 수 있다.
결국, 열쇠가 되는 것은 다음 성질이다.
·룰 4, 5에 기초하여 불량 비트가 발견될 때마다, 각 패스에서 독립적으로 구제 가능 여부의 판단, 및 구제 방안의 작성(가지, 마디의 추가)을 행하고 있다.
·스페어 라인(스페어 로우, 스페어 칼럼)의 수가 결정되면, ″나무″구조의 큰 프레임(템플릿)이 결정되고, 또한 구제 방안의 수의 상한도NRS+NCSNNRS로 정해진다.
g. 메모리 용량 및 고속화의 실현 방법
상기 두개의 성질에 따르면, 본 발명의 반도체 메모리에 필요해지는 메모리 용량이나 고속화의 실현 방법은 다음과 같다.
우선, 도 18에 도시된 바와 같이 불량 비트의 어드레스를 수납하는NRS+NCSCNRS×(NRS+NCS)의 크기(배열)를 갖는 메모리부 M을 준비한다.
또, 도 18의 메모리부 M은 스페어 로우의 수 NRS가 2, 스페어 칼럼의 수NCS가 2인 경우의 것으로, 예를 들면 도 16 및 도 17의 ″나무″구조의 템플릿을 수납하기 위해 설치된다.
도 18에서 Mi1, Mi2, Mi3, Mi4(i는, 1∼6 중 어느 한 수치)는, 하나의 구제 방안(패스)을 나타내고, 불량 비트의 어드레스는 Mi1, Mi2, Mi3, Mi4의 순으로 수납된다.
예를 들면, i=1의 패스(도 18의 1행째)에서는, 우선 다른 로우 어드레스를 갖는 불량 비트가 발견될 때마다, M11, M12의 순으로, 메모리부에 상기 불량 비트의 로우 어드레스가 기록되고, 이 후 다른 칼럼 어드레스를 갖는 불량 비트가 발견될 때마다 M13, M14의 순으로 메모리부에 상기 불량 비트의 칼럼 어드레스가 기록된다.
이것은, 도 17의 1행째가 나타내는 구제 방안 R, R, C, C에 대응하고 있다. 또한, 도 18의 다른 패스(행)i=2∼6에 대해서도 도 17과 도 18은 1대1로 대응하고 있다.
또한, 도 19에 도시된 바와 같이 도 18의 메모리부 M의 각 요소 Mij의 데이타(어드레스)가 유효할지의 여부, 즉 도 16 및 도 17의 템플릿에서의 어느 하나의 마디가 구제 방안으로서 유효할지의 여부를 나타내는 유효 비트를 수납하기 위한NRS+NCSCNRS×(NRS+NCS+1)의 크기(배열)의 메모리부 SR을 준비한다.
또, 도 19의 메모리부 SR은 도 18의 메모리부M(NRS=2, NCS=2인 경우)에 대응하여 설치된다.
도 19에서 SRij, SRi2, SRi3, SRi4(i는, 1∼6 중 어느 한 수치)는 하나의 구제 방안(패스)의 각 마디가 유효할지 무효할지를 나타내고, 이 유효 또는 무효를 나타내는 비트 데이타는 SRi1, SRi2, SRi3, SRi4의 모두에 수납된다.
예를 들면, SRij의 비트 데이타가 ″1″인 경우에는, 메모리부 M의 요소 Mij는 유효하고, SRij의 비트 데이타가 ″0″인 경우에는 메모리부 M의 요소 Mij는 무효라고 판단한다 (단, j는 1∼4중 어느 한 수치).
한편, 비트 데이타 SRi5는 패스 i의 구제 방안이 유효할지의 여부, 즉 패스 i의 구제 방안에 의해 모든 불량 비트를 구제할 수 있는지의 여부를 나타내고, SRij(j=1∼4)와는 반대로, ″1″인 경우에는 패스i의 구제 방안이 무효하고, ″0″인 경우에는 패스i의 구제 방안이 유효하다고 한다.
예를 들면, SRij(j=1∼4)에 대해서는 비트 데이타 ″1″이 유효하고, 비트 데이타 ″0″이 무효하고 하므로, 당초에는 SRi1, SRi2, SRi3, SRi4, SRi5의 모두를 ″0″으로 설정해두고, 불량 비트가 나타날 때마다 SRi1, SRi2, SRi3, SRi4, SRi5의 순으로 순차, 비트 데이타를 ″1″로 변화시킨다.
그리고, 모든 요소 SRij, SRi2, SRi3, SRi4, SRi5가 ″1″이 됐을 때, 즉 SRi5가 ″1″이 됐을 때, 그 패스 i의 구제 방안은 무효하다고 판단한다.
도 20은 ″나무″구조의 최종 형상이 도 22에 도시된 바와 같은 경우의 메모리부 M의 요소 Mij의 데이타(어드레스)를 나타낸다. 또, 공란의 부분은 데이타(어드레스)가 기억되지 않은 상태를 나타내고 있다. 또한, 도 21은 ″나무″ 구조의 최종 형상이 도 22에 도시된 바와 같은 경우의 메모리부 SR의 비트 데이타 SRij를 나타낸다.
도 23은 NRS=4, NCS=4인 경우의 ″나무″구조의 템플릿의 배열을 나타내고 있다. 이 경우, 구제 방안의 수는 최대로 70(=8C4)이 되기 때문에, 불량 비트의 어드레스를 기억하는 메모리부 M의 요소는 70×8의 배열을 구성하고, 메모리부 M의 요소가 유효하고, 무효를 나타내는 메모리부 SR의 비트 데이타는 70×9의 배열을 구성한다.
본 발명의 반도체 메모리에 따르면, 스페어 로우의 수를 NRS, 스페어 칼럼의 수를 NCS로 한 경우, 최대로 Nconb(=NRS+NCSCNRS) 개의 구제 방안의 작성을, 기능 테스트의 실행과 병렬로 행하는 것이 가능하다.
도 24는 본 발명의 반도체 메모리에서의 Nconb 개의 각 구제 방안에 대한 플로우차트를 나타내고 있다.
동일 도면은, 기능 테스트에 의해 소정의 어드레스의 메모리 셀의 양호, 불량을 검사하는 처리와, 상기 메모리 셀이 불량인 경우에 순차적으로, 구제 방안 i(i=1, 2, …Nconb)를 작성하는 처리가, 각각 독립적으로 병렬하여 행해지고, 결과적으로 양 처리의 고속화를 도모할 수 있는 것을 단적으로 나타내고 있다.
또, 초기 상태로서 메모리부 SR의 모든 요소 SRij에는 데이타 ″0″을 기록해 둔다. 즉, SRij=″0″은 메모리부 M의 요소 Mij에는 유효한 어드레스 데이타가 기억되지 않는 것을 나타낸다.
[실시예]
A. 도 25는 본 발명의 제1 실시예에 따른 다이내믹형 랜덤 억세스 메모리(DRAM)의 주요부를 나타내는 것이다. 도 26∼도 29는 각각 도 25의 DRAM의 소정의 제어 신호를 생성하는 회로의 일례를 나타내고 있다.
본 실시예의 경우, 데이타의 판독 및 기록은 /RAS, /CAS, /WE, /OE의 제어 신호에 따라 제어된다. 또한, 어드레스 데이타의 수취 회로나, 데이타의 판독 및 기록 회로 등의 구성은 특별히 종래와 다른 점이 없다.
또한, 종래의 리던던시 회로를 갖는 DRAM과 마찬가지로 메모리 셀 어레이(11)의 일변을 따라 리던던시 메모리 셀 어레이가 배치되고, 스페어 로우(12)가 설치됨과 동시에 메모리 셀 어레이(11)의 다른 일변을 따라 리던던시 메모리 셀 어레이가 배치되고, 스페어 칼럼(13)이 설치된다.
또한, 스페어 로우(12)측 및 스페어 칼럼(13)측에는 각각 퓨즈 스트링이 배치된다. 리던던시 기술에 의해 메모리 셀을 구제하는 경우에는 예를 들면 레이저 빔을 이용하여 퓨즈 스트링의 소정의 퓨즈를 용단하고, 불량 메모리 셀의 어드레스 데이타를 프로그램한다.
DRAM의 실제의 동작 시에는 메모리 LSI의 외부로부터 입력되는 어드레스 데이타와 퓨즈 스트링에 의해 프로그램된 어드레스 데이타를 비교하고, 양자가 일치하면 스페어 디코더를 활성화하여 소정의 스페어 라인을 선택함과 동시에 노멀 디코더를 비활성화시킨다.
본 실시예의 DRAM은 리던던시 테스트 모드시에 활성화되는 데이타 입력 및 데이타 비교기 회로(14), 리던던시 구제 가능 여부 판정 회로(15), 및 퓨즈 데이타 출력 제어 회로(16)를 새롭게 설치한 점에 특징을 갖는다. 또한, 본 실시예의 DRAM은, 이들 회로의 동작을 제어하는 도 26∼도 28과 같은 제어 신호 RDTEST, FT, SRT, RESET를 생성하는 회로 및 소정의 패드를 새롭게 설치하고 있다. 단, 이들 제어는 /RAS, /CAS 등의 외부 신호를 특수한 타이밍으로 부여하는 것도 행할 수 있다.
구체적으로, 본 실시예에서의 신규 구성을 아래에 열거한다.
1: 리던던시 테스트 모드일 때, 사용하는 데이타 입력 및 데이타 비교기 회로(도 30)
2: 리던던시 구제 가능 여부 판정 회로(도 33)
이하의 도면 예는 NR=2, NC=2, Nconb=6의 경우를 나타낸다. 상기 회로는, 또한 이하의 두개의 요소로 이루어진다.
2. 1 : 구제 방안(″나무″구조의 패스)에 대응하는 블럭 BLOCKi
i=1∼Nconb, Nconb=패스의 수(도 34)
2. 2 : 전 블럭에 공통적인 시스트 레지스터 TSR BLOCK(도 38∼도 41)
2. 1의 BLOCKi는 더욱 이하의 요소를 포함한다.
2. 1. 1 : 에러 비트 어드레스를 스택하는 스태틱형 랜덤 억세스 메모리(SRAM)의 어레이(도 35, 도 36)
2. 1. 2 : 각 블럭에 수반되는 시프트 레지스터(도 37)
3 : 퓨즈 데이타(및 유효 비트) 출력 제어 회로(도 42)
상기 회로에는 제어 레지스터(도 43∼도 49)가 포함된다.
4 : 퓨즈 데이타(및 유효 비트) 출력 패드 FOUT, 및 그 버퍼(17)
5 : 리던던시 테스트 모드에 엔트리하기 위한 리던던시 테스트 신호(RDTEST)의 입력 패드(18), 및 그 버퍼(19)
6 : 시프트 레지스터 데이타 전송 신호(SRT)의 입력 패드(20), 및 그 버퍼(21)
7 : 퓨즈 데이타 전송 신호(FT)의 입력 패드(22), 및 그 버퍼(23)
8 : 시프트 레지스터 리셋트 신호(RESET)의 입력 패드(24), 및 그 버퍼(25)
B. 다음에, 도 25의 DRAM의 각 구성 요소에 대해 상세히 설명한다.
도 30은, 도 25의 리던던시 테스트 모드일 때, 사용하는 데이타 입력 및 데이타 비교기 회로의 구성을 나타내고 있다.
우선, 리던던시 테스트 모드에서의 데이타 기록의 타이밍, 기대치 입력의 타이밍, 및 기대치와 판독 데이타의 비교기의 타이밍에 대해 각각 설명한다.
본 발명에 따르면, 구제 방안의 작성은 칩 내부의 회로에 의해 행해지기 때문에 테스터는 불량 비트 어드레스를 수납하는 페일 비트 메모리를 갖고 있지 않다. 즉, 테스트에 의한 판독 데이타는 칩의 외부로 추출할 필요가 없기 때문에, 리던던시일 때 통상의 판독 사이클은 불필요하다.
도 31은, 통상 모드로 행해지는 데이타의 판독, 기록 사이클의 타이밍을 나타내고 있다. 도 32는 리던던시 테스트 모드로 행해지는 기대치 데이타 입력 사이클, 데이타의 기록 사이클의 타이밍을 나타내고 있다.
판독 신호/OE가 하강하고( ″H″로부터 ″L″로 변화하고), 기록 신호/WE가 ″H″인 상태로 되어 있는 경우, 통상 모드이면 판독 사이클이 되지만, 리던던시 테스트 모드에 엔트리하고 있을 때에는 기대치 입력 사이클이 된다.
한편, 기록 신호/WE가 하강, 판독 신호/OE가 ″H″의 상태로 되는 경우, 통상 모드 및 리던던시 테스트 모드 중 어느 경우의 모드에서도 데이타의 기록 사이클이 된다.
기대치 입력 사이클에서는 기대치 데이타는, 판독·기록 데이타선쌍 RWD, /RWD로 유도되고, 또한 판독 데이타와 비교된다.
기대치 데이타와 판독 데이타의 비교는 실제로는 기대치 입력 사이클에서, 판독 신호/OE가 ″H″로부터 ″L″로 변화하고, 신호 OEINT가 ″L″로부터 ″H″로 변화한 경우에 도 30의 신호 COMPON이 ″H″(펄스)일 동안 행해진다.
당연히, 판독 데이타가 판독·기록 데이타선쌍 RWD, /RWD로 유도된 후에 기대치 데이타와 판독 데이타의 비교가 행해지도록 판독 신호/OE가 ″H″로부터 ″L″로 변화하는 타이밍이 제어된다.
메모리 셀의 양호, 불량을 나타내는 페일 신호 Fail은, 판독 데이타와 기대치 데이타의 비교 결과(독점적(exclusive) OR 회로 EX-OR의 출력)와, 신호 COMPON과의 논리곱, 즉 AND 회로 AND의 출력 신호로 나타낸다. 페일 신호 Fail은 리던던시 구제 가능 여부 판정 회로로 입력된다.
통상, 페일 신호 Fail은 ″L″의 상태가 되도록 설정된다. 그리고, 페일 신호 Fail은 판독 데이타와 기대치 데이타가 일치하지 않을 때, 펄스형으로 일정 기간 ″H″가 된다.
신호 COMPON은 페일 신호 Fail과 마찬가지로, 통상 ″L″의 상태가 되도록 설정된다. 프리차지 신호 PRCH는 통상 ″H″의 상태이지만, 신호 OEINT가 ″H″가 되고, 신호 COMPON도 ″H″가 될 때, ″L″이 된다. 프리차지 신호 PRCH는 후술하는 각종 매치선(MATCHij)을 ″H″의 상태로 프리차지한다. 프리차지 신호PRCH는 페일 신호 Fail보다 나중에 리던던시 구제 가능 여부 판정 회로로 입력된다.
도 33은, 리던던시 구제 가능 여부 판정 회로의 구성을 나타내고 있다. 도 34∼도 39는 각각 도 33의 구성 요소를 상세히 도시한 것이다.
도 34는, 도 33의 블럭 BLOCKi(i=1∼6)의 구성을 나타내고 있다. 도 35는, 도 34의 Mij(j=1∼4) 회로의 구성을 나타내고 있다. 도 36은, 도 35의 Mij1(l=1∼10) 회로의 구성을 나타내고 있다.
도 37은, 도 34의 SRik(k=1∼5)의 구성을 나타내고 있다. 도 38은, 도 33의 TSRBLOCK 회로의 구성을 나타내고 있다. 도 39는, 도 38의 클럭 신호 TCLK를 생성하는 회로의 구성을 나타내고 있다.
본 예에서는 메모리 셀의 구제를 4메가 비트의 셀 어레이마다 행하는 4메가×n(n은, 구제 단위가 되는 셀 어레이의 수) 비트의 DRAM을 대상으로 한다. 또한, 각 셀 어레이(구제 단위)는 4개의 스페어 로우와 4개의 스페어 칼럼을 갖고, 스페어 라인에의 치환은 2개 통합하여 행하기로 한다. 이 경우, 어드레스 신호 A0R∼A10R, A0C∼A10C 중 어드레스 신호 A0R, A0C는 무시할 수 있다.
도 33의 회로를 메모리 칩 내에 형성된(온 칩으로 함) 경우에는, 구제 단위가 되는 셀 어레이마다 도 33의 회로를 설치할 필요가 있다.
본예와 같이, 하나의 셀 어레이(구제 단위)에 스페어 로우가 자유롭게 치환되는 NRS 셋트가 2개, 스페어 칼럼이 자유롭게 치환되는 NCS 셋트가 2개 존재하는 경우, 패스(구제 방안)의 수는 최대로 Nconb=4C2=6으로 정해지고, 그 형태도 미리 정해져 있다 (도 16, 도 17의 템플릿 참조).
이하, 문장 속에서 파라메터 i, j를 이용할 때에는 i=1∼Nconb, j=1∼NRS+NCS의 값을 취하기로 약속한다.
블럭 BLOCKi(i=1∼6)는 구제 방안(″나무″구조의 패스)에 상당한다. 스태틱형 랜덤 억세스 메모리(SRAM)의 어레이 Mij1(1=1∼10)에는 에러 비트 어드레스가 스택된다.
a. 메모리 셀부(도 36)
본 발명에 따른 모든 구제 방안을 작성하는 알고리즘을 엄격화하기 위해서는 도 24의 플로우차트의 일련의 작업을 행하기 위해 구제 방안의 어드레스 데이타를 유지하는 메모리부와, 기대치 데이타와 판독 데이타를 비교하는 비교기가 필요하다. 본 예의 경우, 10비트의 어드레스 데이타 중 1비트에 대해 데이타의 기록, 데이타의 판독, 및 기대치 데이타와 판독 데이타의 비교, 판단을 행하기 위해 도 36에 도시한 바와 같은 구성의 메모리 셀 Mijl(일반적으로, 연상 메모리 셀이라고 불림)을 이용한다.
상기 메모리 셀은, 트랜지스터 T1∼T6으로 구성되는 SRAM 부와, 트랜지스터 T7∼T10으로 구성되는 검색 기능부를 갖는다. 상기 메모리 셀은, 워드선의 전위WLij가 ″H″, 신호 COMPij가 ″L″일 때, SRAM으로서 동작하고, 워드선의 전위 WLij가 ″L″, 신호 COMPij가 ″H″일 때, SRAM 부로 유지된 데이타와 비트선쌍BLijl, /BLijl의 데이타와의 일치, 불일치의 비교를 행한다.
SRAM 부의 데이타와 비트선쌍 BLijl, /BLijl의 데이타의 비교를 행할 때에는 미리 신호선 MATCHij를 ″H (프리차지 전위) ″로 설정해 둔다. 양 데이타를 비교한 결과, 양 데이타가 일치하면 신호선 MATCHij는 ″H″의 상태(프리차지 상태) 대로 있지만, 양 데이타가 불일치하면 신호선 MATCHij선의 전하는, 트랜지스터 T7, T8, 또는 T9, 10을 통해 비트선쌍 BLijl, /BLijl로 방출되기 때문에 신호선 MATCHij선의 전하는 ″L″의 상태가 된다.
b. 메모리 셀 어레이부(도 35)
메모리 셀 Mijl[단지, (i, j) = (1, 1), (1, 2), (2, 1), (2, 3), (3, 1), (3, 4), (4, 2), (4, 3), (5, 2), (5, 4), (6, 3), (6, 4), 1 = 1 ∼ 10]의 비트선 쌍 BLijl, /BLihl은 소정의 어드레스 패스 AR1, /AR1 ∼ AR10, /AR10에 접속되어 있다.
메모리 셀 Mijl[단지, (i, j) = (1, 3), (1, 4), (2, 2), (2, 4), (3, 2), (3, 3), (4, 1), (4, 4), (5, 1), (5, 3), (6, 1), (6, 2), 1=1 ∼ 10]의 비트선 쌍 BLijl, /BLijl은 소정의 어드 소정의 어드레스 패스 AC1, /AC1 ∼ AC10, /AC10에 접속되어 있다.
하나의 로우 어드레스 또는 하나의 컬럼 어드레스를 지정하기 위해서는 10비트의 SRAM의 셀 어레이 Mij(도 18의 Mij에 상당)가 필요해진다. 이 10비트에 관해서는 전부, 동일한 조작(기록이나 비교 등)이 행해지기 때문에, 각 메모리 셀 Mijl에는 공통으로 전위 WLij및 신호 COMPij가 제공된다.
워드선의 전위 WLij와 신호 COMPij의 논리(레벨)는 서로 반대로 되어 있다. 즉, WLij가 H이면, COMPij는 L이며 WLij가 L이면 COMPij는 H이다.
또한, 신호MATCHij는 모든 메모리 셀(10 비트) Mijl의 출력의 논리곱(앤드)으로 되어 있다. 즉, A1R ∼ A10R의 10비트로 지정되는 입력 어드레스가 SRAM 셀(10 비트)의 전 비트에 완전히 일치한 경우에, 신호 MATCHij는 H가 되며 적어도 1비트가 불일치한 경우에는 신호 MATCH)ij는 L이 된다.
따라서, 신호 MATCHij와 신호 COMPij의 논리곱(앤드)인 신호 AMATCHij는 어드레스의 비교를 행하고 있는 SRAM의 셀 어레이 Mij에서는 신호 COMPij가 H가 되기 때문에, MATCHij와 같아진다. 한편, SRAM 셀에 데이타의 기록을 행하는 셀 어레이 Mij에서는 C0MPij가 L이 되기 때문에, 신호 AMATCHij는 L이 된다.
c. 전체도(도 33, 도 34)
신호 TMATCHi는 신호 AMATCHij(j=1 ∼ NRS ＋ NCS)의 논리합(노아)이다. 즉, 신호 TMATCHi는 입력 어드레스가 모든 구제 방안의 어드레스에 일치하지 않을 때에 H가 된다. 신호 TMATCHi는 블럭 BLOCKi마다 독립하여 결정된다. 즉, 나무 구조의 각 패스(구제 방안)는 각각 독립적으로 결정된다.
한편, SRAM셀(10 비트)의 워드선 전위 WLij는 도 37의 시프트 레지스터의 출력(OSRi1∼ OSRi4)과 도 38∼ 도 41의 시스템에 공통의 시프트 레지스터의 출력(OTSR1∼ OTSR4)과의 논리합(노아)에 의해 결정된다. 예를 들면, SRAM 셀(10비트) Mi1의 워드선 전위 WLij는 신호 OSRi1과 신호 OTSR1의 논리합에 따라 결정되며 SRAM 셀(10 비트) Mi2의 워드선 전위 WLij는 신호 OSRi2와 신호 OTSR2의 논리합에 따라 결정된다.
리던던시 테스트 모드에서는 시스템 전체에 공통의 시프트 레지스터의 출력 OTSR1∼ OTSR4는 L로 고정되기 때문에, 출력 신호 OSRi1∼ OSRi4가 L인 경우 워드선 전위 WLij는 H, 신호 COMPij는 L이 된다. 또한, 입력 어드레스와 SRAM 어레이의 어드레스의 비교는 워드선 전위 WLij는 L, 신호 COMPij는 H인 경우에 행해진다.
하나의 구제 방안을 얻기 위해서는 도 37에 도시한 바와 같은 5개의 시프트 레지스터(SRii1∼ SRi5)가 필요해진다. 이 5개의 시프트 레지스터는 도 19의 SRik에 상당한다.
따라서, 시스템 전체에서는 6(= 구제 방안수) × 5(= 스페어수 ＋ 1)개의 시프트 레지스터가 필요해진다. 또한, 도 38∼ 도 41에 도시한 바와 같은 시스템 전체에 공통의 시프트 레지스터는 5(= 스페어수 ＋ 1)개 필요해진다(TSR1∼ TSR5).
이상의 시프트 레지스터는 클럭 신호 SCLKi, TCLK의 상승(L에서 H로의 변화) 순간에 동작한다.
그런데, 페일 신호 Fail은 통상 L이 되도록 설정되며 기대치 패드로부터 입력한 기대치 데이타와 테스트 시에서의 판독 데이타가 불일치할 때만 일정 기간 H(펄스형)가 된다.
시프트 레지스터의 입력 클럭 SCLKi는 하나의 구제 방안을 구하는 블럭 BLOCKi에 각각 독립적으로 제공되며 테스트 모드 중에서는 페일 신호 Fail과 신호TMATCHi의 논리곱(앤드)인 신호 CLKi에 같아진다(도 34).
클럭 신호 SCLKi는 입력 어드레스가 불량 비트를 지정하는 것이며 또한 그 입력 어드레스가 이미 구해진 구제 방안에서의 유지 어드레스와 일치하지 않을 때, H가 되며 시프트 레지스터 SRi1∼ SRi5에서의 데이타를 1만큼 시프트시킨다.
리던던시 테스트 모드에 엔트리한 후 리셋트 신호 RESET를 한번 H로 하면 모든 시프트 레지스터 SRi1∼ SRi5에는 데이타 0이 기록된다(도 37).
시프트 레지스터 SRi1의 입력 신호 INi는 데이타 1을 발생하는 발생기에 의해서 생성되기 때문에, 구제 방안을 한창 작성하고 있을 때에서는 신호 SCLKi가 H가 된다. 시프트 레지스터 SRi1∼ SRi5에서의 데이타가 1만큼 시프트한다는 것은 불량 어드레스를 나타내는 데이타가 1개만큼 기록된 것을 의미한다.
즉, 시프트 레지스터 SRi1∼ SRi5의 데이타가 1만큼 시프트하면, 시프트 레지스터 SRi1∼ SRi5중의 하나에 대해서는 그 출력치가 0 내지 1로 변화한다. 출력치가 0 내지 1로 변화한 시프트 레지스터에 대해서는 그 이후 그 시프트 레지스터에 대응하는 워드선의 전위는 L이 된다.
여기서, 이단 구성의 레지스터 즉, 블럭 BLOCKi에 공통의 시프트 레지스터 TSR1∼ TSR5와 블럭 BLOCKi마다 독립하여 동작하는 시프트 레지스터 SRi1∼ SRi5가 각각 어떻게 해서 제어되는지에 대해 진술한다.
기본적으로는 블럭 BLOCKi에 공통된 시프트 레지스터 TSR1∼ TSR5는 SRAM의 셀 어레이의 출력과 블럭 BLOCKi마다 독립하여 동작하는 시프트 레지스터 SRi1∼ SRi5의 출력에 의해 제어되며 블럭 BLOCKi마다 독립하여 동작하는 시프트 레지스터 SRi1∼ SRi5는 SRAM의 셀 어레이의 출력과 유효 비트의 내용에 의해 제어된다.
본 예에서 이단 구성의 시프트 레지스터가 필요해지는 것은 퓨즈 데이타(구제 방안)의 출력 후에서도 다음회의 테스트용으로서 유효 비트의 내용을 유지해 두기 때문이다. 따라서, 혹시 다이소트의 최후의 단계에서만 퓨즈 데이타를 보는 것뿐이라면 시프트 레지스터는 일단으로 충분하다.
이상, 4메가 비트의 메모리 셀 어레이를 구제 단위로 한 4메가 × n(n은 구제 단위의 수) 비트의 DRAM(자유롭게 치환되는 스페어 로우의 NRS 셋트가 2, 자유롭게 치환되는 스페어 컬럼의 NCS 셋트가 2인 경우)에 대해 그 리던던시 구제 가능 여부 판정 회로의 구성에 대한 설명을 마친다.
또, 일반의 경우에 확장할 때에는 이하의 표 1에 따르면 좋다.
현재 예 일 반
로우 어드레스 지정 10 비트 NRA 비트
컬럼 어드레스 지정 10 비트 NCA 비트
스페어 로우 수 2 NRS
스페어 컬럼 수 2 NCS
모든 스페어 라인 수 4 NRS＋NCS
구제 방안 수 Nconb 6 NRS＋NCSCNRS
TSR 시프트 레지스터 수 5 NRS＋NCS＋1
SR 시프트 레지스터 수 30 Nconb×(NRS＋NCS＋1)
SRAM 셀 수 240 Nconbx(NRS×NRA＋NCS×NCA)
도 42는 퓨즈 데이타(및 유효 비트) 출력 제어 회로의 구성을 나타내고 있다. 도 43 ∼ 도 49는 각각 도 42의 퓨즈 데이타 출력 제어 회로를 구성하는 요소를 상세하게 나타낸 것이다.
블럭 BSR BLOCK(상세하게는 도 43 ∼ 도 46)는 블럭 BLOCKi중 구제 방안를 판독하는 하나의 블럭 BLOCKi를 선택하기 위한 제어 레지스터로 구성된다. 선택된 블럭 BLOCKi로부터 판독되는 10 비트의 퓨즈 데이타(구제 방안)는 전류 미러형 센스 증폭기로 증폭된 후, 블럭 DSR BLOCK에 병렬로 인출된다.
블럭(제어 레지스터) DSR BLOCK은 10비트의 퓨즈 데이타를 직렬 데이타로 변환한 후, 1비트씩 패드 FOUT으로부터 LSI (메모리 칩)의 외부로 출력한다.
이상은 4메가 비트의 메모리 셀 어레이를 구제 단위로 한 4메가 × n(n은 구제 단위의 수) 비트의 DRAM (스페어 로우의 NRS 셋트가 2, 스페어 컬럼의 NCS 셋트가 2인 경우)에서의 퓨즈 데이타(및 유효 비트) 출력 제어 회로의 구성의 설명이다.
또, 일반의 경우에 확장할 때에는 이하의 표 2에 따르면 좋다.
현재 예 일반
BSR 시프트 레지스터 수 6 Nconb
DSR 시프트 레지스터 수 10 NRA와 NCA로 큰 쪽
다음에, 본 발명의 반도체 메모리에서 새롭게 설치된 패드 및 그에 수반하는 버퍼에 대해 설명한다.
새롭게 설치된 패드란, 리던던시 테스트 신호 RDTEST를 입력하는 패드, 시프트 레지스터의 데이타 전송 신호 SRT를 입력하는 패드, 퓨즈 데이타의 전송 신호 FT를 입력하는 패드, 리셋트 신호 RESET를 입력하는 패드를 포함한다.
이들의 입력 패드는 통상, 고저항의 N 채널형 MOS 트랜지스터에 의해서 L로 고정되어 있기 때문에, 이들의 입력 패드에 신호가 제공되지 않은 상태(플로우팅 상태)로 해 두면 리던던시 테스트 모드에 엔트리하는 일은 없다.
한편, 이들 입력 패드에 H의 신호를 제공하면 리던던시 테스트 모드에 엔트리하게 되지만 이 모드를 멈추고 싶을 때는 입력 패드를 플로우팅의 상태로 복귀함으로써 언제나 이 리던던시 테스트 모드를 멈출 수 있다.
C. 전용 LSI로서 이용하는 경우의 하드 구성
상기 A, B에서는 DRAM의 칩 내부에 구제 방안의 작성을 행하는 회로를 설치한 예에 대해 설명했지만 메모리 LSI(칩)와는 별도로 마찬가지의 기능(구제 방안의 작성)을 갖는 전용 LSI(칩)에 구제 방안의 작성을 행하는 회로를 설치해도 좋다. 이 경우, 전용 LSI는 테스터에 내장된다.
본 발명에 따른 회로를 전용 LSI로 하는 경우 리던던시 테스트 모드 시 사용하는 데이타 입력 회로, 데이타 비교기, 퓨즈 데이타(및 유효 비트) 출력 제어 회로는 불필요해진다.
왜냐하면, 리던던시 테스트 모드 시 사용하는 데이타 입력 회로와 데이타 비교기는 종래 이미 테스터에 내장되어 있는 것이며 또한 퓨즈 데이타(및 유효 비트) 출력 제어 회로는 하나의 패드 FOUT에 퓨즈 데이타와 유효 비트를 직렬로 출력하기 위해 연구한 부분이기 때문이다(전용 LSI로 하는 경우는 테스터의 내부에서 퓨즈 데이타 및 유효 비트를 병렬로 처리할 수 있다).
D. 회로 동작
이상, 본 발명에서의 반도체 메모리의 주요부의 회로 구성에 대해 설명했다. 이하에서는 상기 반도체 메모리의 동작에 대해 다음 3단계로 나눠서 설명하는 것으로 한다.
·테스트 모드 엔트리
·테스트 중의 구제 방안 작성
·결과 출력
(1) 테스트 모드 엔트리
도 25∼ 도 41에서 설명한 반도체 메모리에서 메모리 셀의 테스트는 기본적으로 웨이퍼의 상태에서 행해진다. 따라서, 리던던시 테스트 모드에 엔트리할 때, 엔트리 패드 RDTEST에는 H의 신호가 인가된다.
(2) 테스트 중의 구제 방안 작성
리던던시 테스트 모드에 엔트리하면, 도 25의 리던던시 구제 가능 여부 판정 회로, 리던던시 테스트 모드 시 사용하는 데이타 입력 회로 및 비교기 회로, 퓨즈 데이타(및 유효 비트) 출력 제어 회로가 각각 활성화된다.
이 상태에서 메모리 셀의 테스트가 행해진다. 테스트 방법은 통상 행해지는 기능 테스트(기능 테스트)와 기본적으로 동일해도 좋다. 또한, 테스트 패턴, 타이밍, 입력 레벨 등도 통상의 기능 테스트와 동일해도 상관없다. 즉, 테스트는 어떠한 방법으로 행해도 좋고 특히 테스트 방법이 한정되는 것은 아니다.
단지, 종래의 테스트 방법과 다른 점이 한점만 존재한다. 즉, 본 발명의 경우 통상의 리드 사이클이 없고 그 대신에 기대치 데이타 리드 데이타의 기대치 즉 정확하게 리드할 수 있을 때에 출력된다고 기대되는 데이타)를 입출력 패드에 제공하고 이 기대치 데이타와 메모리 셀의 판독 데이타를 비교하는 소위 기대치 입력, 비교 사이클이 존재하는 점이다.
테스트 중의 구제 방안 작성 시 시스템 전체에 공통의 시프트 레지스터의 출력 OTSR1∼ OTSR5는 L에 고정된다. 왜냐하면, 이때, 도 40 및 도 41의 신호 SRT와 신호FT는 모두 L로 셋트되어 있기 때문이다. 또한, 초기 상태로서 시프트 레지스터 리셋트 신호 RESET를 H로 하고 시프트 레지스터의 출력 OSRi1∼ OSRi5를 L로 셋트해 둔다.
즉, SRAM의 셀 어레이의 워드선 전위 WLij는 전부 H의 상태가 되기 때문에, 모든 SRAM 셀(메모리 셀)에 어드레스가 기록된다.
이하, SRAM 셀에 어드레스를 오버라이트해 가는 방법에 대해 진술한다
이 방법에 따르면, 워드선 전위 WLij를 프리차지해 둘 필요가 없기 때문에, 기록의 고속화가 가능해진다.
또한, 불량 비트의 어드레스가 기록되며 워드선 전위 WLij가 L의 상태가 된 SRAM의 셀 어레이에서는 그 이후는 그 상태를 계속 유지함과 함께, 새롭게 발견된 불량 비트의 어드레스와 이미 셀 어레이에 기록된 어드레스와의 일치, 일치의 비교만을 행한다(도 24의 플로우차트 참조).
복수의 시프트 레지스터 SRi1∼ SRi5중 최초의 시프트 레지스터 SRi1의 입력 INi1은 1 발생기에 의해 생성된다(도 34). 따라서, 초기 상태로서 각 시프트 레지스터의 출력 OSRi1∼ OSRi5는 0(0은 L에 대응)으로 셋트되어 있지만 불량 비트가 발견될 정도로 클럭 신호 SCLKi[도 34에 도시한 바와 같이 페일 신호 Fail과 신호 TMATCHi의 논리곱(앤드)이 이 클럭 신호가 된다]에 동기하여 순차 시프트 레지스터 SRi1∼ SRi5의 출력을 1로 변화시킨다.
출력이 1인 시프트 레지스터에 접속되는 SRAM 어레이 Mij의 워드선 전위WLij는 L이 된다. 즉, 워드선 전위 WLij가 L인 SRAM 어레이 Mij에는 불량 어드레스가 기억된 것을 의미하며 그 SRAM 어레이 Mij에서는 그 이후 새롭게 발견된 불량 비트의 어드레스와 이미 셀 어레이에 기록된 어드레스와의 일치, 일치의 비교만을 행한다. 시프트 레지스터 SRi1∼ SRi4의 출력이 1이 된다는 것은 결국 SRAM 어레이 Mij에 기억된 어드레스가 스페어로 치환되어야 하는 어드레스인 것을 나타내고 유효 비트를 유지한 것을 의미한다(도 19, 도 21 참조).
복수의 시프트 레지스터 SRi1∼ SRi5의 전부 즉, 최후의 시프트 레지스터 SRi5의 출력OSRi5가 1이 되면, 블럭 BLOCKi의 패스(구제 방안)에서는 모든 스페어 라인이 사용 종료가 된 것을 의미하고 그 이후에 발견된 불량 비트를 그 블럭 BLOCKi의 패스(구제 방안)로 구제하는 것이 불가능해진다.
이와 같이, 최후의 시프트 레지스터 SRi5의 출력 OSRi5는 블럭 BLOCKi의 패스(구제 방안)가 유효한지의 여부를 나타내는 지표이며 출력 OSRi5가 0인 경우는 유효하고 출력 OSRi5가 1인 경우는 무효가 된다.
도 50 ∼ 도 55는 각각 블럭 BLOCKi(i=1 ∼ 6)에서 구제 방안 작성할 때의 각 신호의 모습을 나타낸 것이다.
또, 이들의 도면에서는 메모리 셀을 (R0, C0), (R0, C1), (R0, C2), (R0, C3), (R1, C0), (R1, C1), (R1, C2), (R1, C3), (R2, C0), (R2, C1), (R2, C2), (R2, C3), (R3, C0), (R3, C1), (R3, C2), (R3, C3)의 순서로 테스트하고 그 때, (R0, C0), (R0, C2), (R0, C3), (R1, C0), (R1, C1), (R2, C1)의 각 셀이 불량셀이며 또한, 스페어 수 NR = 2, NC = 2인 경우를 가정하여 각 블럭(구제 방안에 상당)의 상태를 나타냈다.
(3) 결과 출력
테스트 후, 그 칩이 리던던시에 의해 구제 가능한 양품인지(리던던시할 필요가 없는 완전 양품도 포함한다) 또는 리던던시에 의해 구제 불가능한 불량품인지를 판정한다.
칩이 리던던시에 의해 구제 가능한 양품(완전 양품을 제외한다)인 경우에서 실제로 칩을 양품으로 하기 위한 퓨즈 데이타를 추출하는 방법에 대해 설명한다.
기본적으로는 테스트 후, 시프트 레지스터 데이타 전송 신호 SRT의 입력 패드에 H 레벨의 신호를 제공하고 시프트 레지스터 SRi1∼ SRi5의 유지 데이타 즉 유효 비트를 출력한다. 이 후, 퓨즈 데이타 전송 신호 FT의 입력 패드에 H 레벨의 신호를 제공하면 퓨즈 데이타는 소정의 포맷으로 출력 패드 FOUT으로부터 직렬로 출력된다.
이 퓨즈 데이타는 퓨즈 블로우 공정에서 퓨즈를 절단하기 위한 정보로서 사용한다.
도 56은 시프트 레지스터 출력(유효 비트)의 타이밍을 나타내고 도 57은 퓨즈 데이타 출력의 타이밍을 나타내고 있다.
이하, 이들 상태 천이도를 참조하면서 시프트 레지스터 출력(유효 비트) 및 퓨즈 데이타 출력의 순서에 대해 설명한다.
a. 시프트 레지스터 데이타 출력(도 56)
우선, 시프트 레지스터 데이타 전송 신호 SRT의 입력 패드에 H 레벨의 신호를 제공한다. 그렇게 하면, 시스템 전체에 공통의 시프트 레지스터의 출력 OSTR1∼ OSTR4는 L로부터 H로 변화함과 동시에 H로 고정된다. 또한, 워드선 전위 WLij는 전부 L이 된다.
따라서, 이 상태에서는 시프트 레지스터 SRi1∼ SRi5의 데이타를 시프트시켜도 SRAM 셀(메모리 셀)에 오동작(데이타의 오판독, 오기록)은 발생하지 않는다.
또, 도 44에 도시한 바와 같이 로우 어드레스 스트로브 신호/RAS의 입력 신호 RINT가 신호 BCLK가 되며 또한 컬럼 어드레스 스트로브 신호/CAS의 입력 신호CINT가 신호 SCLKi가 된다.
신호 BCLK는 블럭 BSR BLOCK의 클럭 신호이다. 따라서, 로우 어드레스 스트로브 신호 /RAS의 레벨을 반복 변화(H 또는 L)시키면 선택하는 블럭 BSR BLOCK을 전환할 수 있다. 또한, 지정된 블럭의 시프트 레지스터 데이타는 칩 외부에 판독되게 된다.
실제, 도 43 및 도 44를 보면 블럭 BSR BLOCK의 각 레지스터의 출력 OBSRi1∼ OBSRi6에 대해서는 출력 OBSRi1이 H, 출력 OBSRi2∼ OBSR1이 L이라고 하는 초기 상태에서 클럭 신호 BCLK로 동기하여 H의 부분이 시프트해 가는 것을 알 수 있다. H 상태의 출력 OBSRij는 도 42의 블럭 선택 스위치를 온으로 한다. 따라서, 시프트 레지스터 데이타는 이 블럭 선택 스위치를 경유해서 칩 외부로 출력된다.
한편, 클럭 신호 SCLKi는 테스트 중의 구제 방안 작성 시에는 페일 신호 Fail과 신호 TMATCHi의 논리곱(앤드)이지만, 시프트 레지스터 데이타 출력 시에는 컬럼 어드레스 스트로브 신호 /CAS의 입력 신호 CINT가 된다. 컬럼 어드레스 스트로브 신호/CAS가 시프트 레지스터를 시프트시키는 클럭 신호 SCLKi가 되기 때문에, 이 컬럼 어드레스 스트로브 신호 /CAS를 반복 변화(H 또는 L)로 변화시킴으로써 순차 시프트 레지스터 데이타가 출력된다.
즉, 로우 어드레스 스트로브 신호 /RAS를 H의 상태로 한채로 컬럼 어드레스 스트로브 신호/CAS를 H, L로 변화시키는 것과 같은 사이클을 5회 행하면 모든 블럭 BLOCKi의 구제 방안 중 어느쪽의 구제 방안이 유효하고 어느쪽의 구제 방안이 무효한지가 판명된다.
테스트 종료 후에서 칩이 리던던시에 의한 구제가 가능한 양품인지의 여부를 판정하는 방법에 대해 진술한다.
컬럼 어드레스 스트로브 신호 /CAS가 클럭 신호 SCLKi가 되기 때문에, 시프트 레지스터는 컬럼 어드레스 스트로브 신호/CAS를 H의 상태로 고정해 두면 동작하지 않는다.
그래서, 로우 어드레스 스트로브 신호 /RAS를 반복 H 또는 L로 변화시키면, 클럭 신호 BCLK에 의해서 선택되는 블럭이 변한다. 이 때, 도 42에 도시한 바와 같이 출력 패드 FOUT에는 시프트 레지스터의 출력 OSRi5즉 그 패스(구제 방안)의 유효 비트가 클럭 신호에 동기하여 출력되기 때문에, 칩이 리던던시에 의해 구제 가능한 양품인지의 여부를 판정할 수 있다.
리던던시에 의해 구제 가능한 유효한 패스(구제 방안)에 대해서는 시프트 레지스터 SRi1∼ SRi5의 유지 데이타를 구제 방안마다 클럭 신호 SCLKi에 동기시켜서 출력 패드 FOUT에 직렬로 출력한다. 이 데이타는 SRAM에 유지되어 있는 불량 어드레스가 유효한지의 여부를 나타낸 유효 비트이다. 이 유효 비트가 셋트되어 있지 않은(1이 아니다) 곳의 어드레스는 오버라이트 방법에 따라 쓸데없는 어드레스가 기록되어 버리는 것을 나타낸다.
예로서 시프트 레지스터 SRi5∼ SRi1의 출력치(최후의 1비트는 무효)가 0, 0, 1, 1, 1, 1인 경우(최초의 1비트는 테스트 종료 시에 패드에 출력된다)를 생각한다. 이 경우, 시프트 레지스터 SRi5, SRi4, SRi3, SRi2, SRi1의 값은 각각 0, 0, 1, 1, 1이 된다. 최후의 1비트는 시프트 레지스터 SRi5의 출력치의 반전치이다. 최초의 1비트는 시프트 레지스터 SRi5의 출력이기 때문에, 그 패스(구제 방안)가 유효한지의 여부를 나타내고 있다(유효 0″, 무효 1). 최초의 1비트와 최후의 1비트를 제외한 나머지 4비트(0, 1, 1, 1)은 각각의 SRAM의 셀 어레이 Mij(j = 1 ∼ 4)에 유효한 어드레스 데이타가 기억되어 있는지의 여부를 나타낸다.
또, 시프트 레지스터 데이타의 판독 시는 그 시프트 레지스터 SRi1∼ SRi5는 닫힌 사이클이 되도록 한다(도 34). 단지, 시프트 레지스터 SRij의 입력으로서 시프트 레지스터 SRi5의 역논리의 출력을 이용하고 있기 때문에, 1사이클 판독을 행한 시프트 레지스터의 값은 테스트 종료 시의 역논리 상태가 된다.
도 56은 각 구제 방안이 유효한지의 여부를 나타낸 유효 비트를 클럭에 동기시켜서 출력한 후, 시프트 레지스터의 유효 비트를 출력하는 모습을 나타내고 있다.
본 예에 따르면, 스페어 라인의 사용 갯수가 가장 적은 것은 블럭 1, 블럭 3, 블럭 5에 각각 수납되어 있는 구제 방안이며 그 사용 갯수는 3개로 되어 있다.
b. 퓨즈 데이타 출력(도 57)
시프트 레지스터 데이타 전송 신호 SRT의 입력 패드에 H 상태의 신호를 제공한 상태에서 퓨즈 데이타 전송 신호 FT의 입력 패드에 H 상태의 신호를 제공한다.
여기에서는 구제 방안의 퓨즈 데이타, 즉 SRAM 어레이 Mi1, Mi2, Mi3, Mi4의 어드레스 데이타(10비트)를 구제 방안마다 퓨즈 데이타 출력 패드 FOUT에 직렬로 출력하는 것이 목적이다. 이 목적을 달성하기 위해 공통의 시프트 레지스터 TSR1∼ TSR5를 폐쇄한 사이클로 한다.
로우 어드레스 스트로브 신호 /RAS는 블럭 BSR BLOCK를 선택하는 클럭 신호 BCLK가 된다. 컬럼 어드레스 스트로브 신호 /CAS는 블럭 BSR BLOCK 내의 SRAM 어레이를 지정하는 시프트 레지스터 SRij, TSRk의 클럭 신호 SCLKi, TCLK가 된다. 또한, 기록 신호 /WE가 병렬-직렬 변환된 퓨즈 데이타를 1비트마다 출력시키는 블럭 DSR BLOCK의 클럭 신호 DCLK가 된다.
시프트 레지스터 데이타 출력 시와 마찬가지로 블럭 선택의 시프트 레지스터 BSR1∼ BSR6의 출력 OBSR1∼ OBSR6은 최초, 출력 OBSR1만이 1, 나머지의 출력 OBSR2∼ OBSR6이 0의 상태로 되고 있다. 이 유효 비트 1은 클럭 신호BCLK에 동기해서 시프트한다. 유효 비트 1의 부분의 블럭에서는 퓨즈 데이타가 출력된다.
한편, 지정된 블럭내에서는 클럭 신호 TCLK의 상승(L로부터 H로의 변화)에 동기해서 0의 신호가 시프트 레지스터 TRS1로부터 시프트 레지스터 TSR4로 전해진다. 출력이 0의 시프트 레지스터의 SRAM 어레이 Mij의 데이타가 칩의 외부에 판독된다. 즉, 구제 방안의 어드레스를 판독하기 위해서 각 블럭에서 계 4회 워드선을 상승하지만 그 상승을 지정하는 것이 시프트 레지스터의 출력이 0의 부분이다.
이 SRAM 어레이의 데이타의 판독은 통상과 마찬가지로 판독, 기록 데이타선(어드레스선)RWD, /RWD에 판독된 전위를 전류 미러형 센스 증폭기로 증폭하고 또한, 1어드레스에 대응하는 10비트를 클럭 신호 TCLK에 동기시켜서 외부 패드 FOUT 근처의 시프트 레지스터 DSR에 유도함으로써 행한다. 이 10비트의 데이타는 병렬-직렬 변환되며 1비트마다 외부 패드 FOUT에 직렬로 판독된다.
이 직렬 데이타는 기록 신호 /WE에 의해서 생성되는 클럭 신호 DCLK에 동기하면서 외부 패드에 출력된다.
이상, 퓨즈 데이타 출력이 종료할 때에는 2사이클 거치게 되므로 시프트 레지스터 SRij의 값은 직전의 기능 테스트 종료 시의 상태로 되돌아간다. 그래서, 공통 시프트 레지스터를 L 상태로 하면 전의 결과에 계속해서 해석을 행할 수 있다. 예를 들면, 다이소트 도중에서 구제 방안를 모니터하고 싶은 경우에는 이 상태에서 계속 테스트하면 된다.
도 57은 블럭 1과 블럭 5의 퓨즈 데이타를 패드 FOUT에 판독할 때의 상태 천이도를 나타낸다.
시프트 레지스터 리셋트 신호 RESET를 H로 하면 전까지의 구제 방안의 작성 결과의 정보는 모두 없어진다. 이 상태 천이도는 구제 방안의 작성의 결과를 전의 구제 방안의 작성의 결과와 관계없이 모니터할 때 이용된다.
여기에서는 판독하는 블럭 및 블럭 내의 메모리 어레이를 지정하는데 각각 시프트 레지스터 BSR 및 TSR를 사용했지만 이 대신에 디코더를 사용하여 판독하는 것과 같은 블럭 및 블럭 내의 메모리 어레이의 지정 방법도 생각된다.
여기서, 이단의 레지스터(각 블럭 BLOCKi에 공통의 시프트 레지스터 TSR1∼ TSR5와 각 블럭 BLOCKi에서 독립적으로 동작하는 시프트 레지스터 SRi1∼ SRi5의 역할을 또 한번 진술해 둔다.
상술한 바와 같이, 각 블럭에 공통의 시프트 레지스터 TSR1∼ TSR5는 SRAM 어레이의 출력과 각 블럭에서 독립적으로 동작하는 시프트 레지스터 SRi1∼ SRi5의 출력에 의해 제어된다. 또한, 각 블럭에서 독립적으로 동작하는 시프트 레지스터 SRi1∼ SRi5는 SRAM 어레이의 출력에 의해 제어되며 유효 비트 내용을 유지한다.
이단의 레지스터가 필요해지는 것은 일단만으로는 퓨즈 데이타 출력 시에 다음회의 테스트용으로 유효 비트 내용을 유지시킬 수 없기 때문이다. 혹시, 다이소트의 최후의 단계에서밖에 구제 방안을 볼 수 없다면 일단의 시프트 레지스터만으로 충분하다.
각 단계에서의 상태는 (1) 테스트 모드 엔트리, (2) 테스트 중의 구제 방안 작성(시프트 레지스터의 출력 OTSR1∼ OTSR5를 L로 고정)한다. 즉, 기록 또는비교의 제어(SRAM 어레이 제어)는 각 블럭 BLOCKi에서 독립적으로 시프트 레지스터 SRi1∼ SRi5를 행한다. 또한, 이 때에 시프트 레지스터 SRi1∼ SRi5의 유지 데이타는 유효 비트로서의 역할도 다하고 있다.
시스템 전체에 공통의 시프트 레지스터의 출력 OTSR1∼ OTSR4는 L로부터 H가 되며 또한, H에서 고정된다. 즉, 블럭 BLOCKi의 워드선 전위 WLij는 모두 L이 되며 셀 데이타의 파괴가 발생하지 않도록 하고 있다.
시프트 레지스터 TSR1∼ TSR5가 BLOCKi의 시프트 레지스터 SRi1∼ SRi5와 SRAM 어레이를 분리시키고 있다. 이 상태에서 블럭 BLOCKi의 시프트 레지스터 SRi1∼ SRi5의 유지 데이타(퓨즈 데이타의 유효 비트)를 클럭 신호 SCLKi에 동기시켜서 출력한다.
블럭 BLOCKi의 시프트 레지스터 SRi1∼ SRi5와 시스템 전체에 공통의 시프트 레지스터 TSR BLOCK의 출력 OTSR1∼ OTSR4는 서로 동기해서 시프트한다. 이 때, 시프트 레지스터 TSR BLOCK의 출력 OTSR1∼ OTSR4중 하나만 0으로 되어 있다.
또한, 신호 SRi1, SRi5와 신호 OTSR1∼ OTSR4의 논리합(노아)은 SRAM 어레이의 워드선을 제어하므로 시프트 레지스터 TSR BLOCK의 출력 OTSR1∼ OTSR4가 0이 되는 하나의 SRAM 어레이만의 워드선을 상승하고 그 하나의 SRAM 어레이 Mij데이타를 판독한다(단지, 구제 불가능한 패스는 판독되지 않는다).
이와 같이, 시프트 레지스터 TSR1∼ TSR5가 SRAM 어레이의 판독을 제어한다. 그리고, 각 블럭 BLOCKi의 시프트 레지스터 SRi1, SRi5는 폐쇄한 사이클대로 시프트 레지스터 데이타 출력, 퓨즈 데이타 출력의 2사이클을 실행하고 그 후 테스트 종료 시의 상태로 되돌아간다. 또, 시프트 레지스터 1 입력은 시프트 레지스터(5)의 역 논리의 출력이다.
C. 소프트셋트
소프트셋트 신호 SSET의 입력 패드에 H의 신호를 제공함으로서 에러 비트 어드레스 스택 회로에 축적되어 있는 불량 어드레스 데이타가 로우 및 컬럼의 어드레스 비교기에 셋트된다. 이에 따라, 퓨즈 블로우를 행하지 않고 리던던시의 치환이 가능하며 재테스트를 행함으로서 치환의 체크를 할 수 있다.
중요한 것은 소프트셋트로 치환을 한 후에 기능 테스트를 행하고 불량이 발생했을 때에는 예비된 셀에 불량이 있는 것을 나타내고 있기 때문에 그것을 아직 사용하지 않는 예비의 라인으로 치환해서 양품화해 가는 것이 가능하다는 것이다. 즉, 예비된 셀의 불량을 미리 체크하는 대신에 치환 후의 불량을 체크해서 불량 부분만을 구해감으로서 수율을 효율적으로 올릴 수 있다.
소프트셋트는 소프트셋트 신호 SSET의 입력 패드에 H의 신호를 제공하는 방법 이외에 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호/CAS 등의 외부 신호를 특수한 타이밍으로 제공함으로서 행할 수 있다.
소프트셋트란 예를 들면 도 58 및 도 59에 도시한 바와 같이 퓨즈 블로우를 행하지 않고서 리던던시 메모리 셀로의 치환을 행하는 방법이다. 상술한 예로서는 전 구제 방안의 데이타(유효 비트의 데이타와 퓨즈 데이타)를 퓨즈 데이타 출력 제어 회로를 통해서 외부 출력 패드 FOUT에 추출하였다.
그래서, 소프트셋트를 가능하게 함에 있어서는 이들의 데이타를 외부 출력 패드 FOUT에 유도하는 것은 아니고 이들의 데이타에 기초해서 퓨즈 어레이에 데이타를 프로그램하면 좋다.
예를 들면, 도 59에서 퓨즈(1)를 절단하면 A1R = 1이 센트된다. 소프트셋트는 퓨즈(1)를 절단하는 대신에 신호 SA1R을 L로 설정함으로써 행한다. 신호 SA1R이 L이 되면 A1R=1이 소프트셋트된다.
도 60은 로우 어드레스에 관한 소프트셋트부의 구성을 나타내고 있다. 또, 컬럼 어드레스에 관한 소프트셋트부의 구성도, 도 60과 동일한 구성의 것을 이용할 수 있다.
예를 들면, 스페어 로우의 수가 2개, 스페어 컬럼의 수가 2개인 경우 SSRj에는 선택된 구제 방안의 유효 비트를 셋트하고 SA1Rj, / SA1Rj∼ SA10Rj, /SA10Rj에는 구제 방안의 퓨즈 데이타를 셋트한다.
이상, 설명한 바와 같이 본 발명의 반도체 메모리에 따르면 다음과 같은 효과를 발휘한다.
기능 테스트와 병행하여 구제 방안의 작성을 행하고 더욱 메모리 칩 내의 구제 단위(메모리 셀 어레이)마다 병렬 처리를 행하는 것은 물론 하나의 구제 단위 내에서도 기능 테스트와 구제 방안의 작성을 병렬 처리함으로서 리던던시에 요하는 시간을 대폭 감하는 것이 가능해진다.
메모리 칩 내의 구제 단위에서의 스페어 라인의 갯수가 적은 것에 대해서는 구제 방안의 작성의 알고리즘을 실행하는 회로를 상기 메모리 칩 내에 형성(온 칩) 으로 하는 것이 유효하다.
한편, 메모리 칩 내의 구제 단위에서의 스페어 라인의 갯수가 많은 경우에는 오버 헤드가 커지게 된다. 이러한 경우는 예를 들면, 구제 방안의 작성의 알고리즘을 실행하는 회로를 메모리 칩과는 별도의 칩에 전용 LSI로서 형성하고 이 전용 LSI를 테스터에 내장하는 것과 같은 구성으로 하는 것이 현실적이다.
메모리의 세대가 오를 때마다 그에 따른 용량의 페일 비트 메모리가 필요해지는 이유로, 페일 비트 메모리의 가격과 테스터의 가격은 비싸지기만 한다. 그 점, 여기서 도시한 바와 같은 전용 LSI를 준비하면 페일 비트 메모리는 불필요해지므로 테스트 시간의 단축과 동시에 메모리 칩의 제조 비용의 저하, 구제 방안의 작성에 의한 수율의 향상 등의 메리트가 생긴다.

Claims (64)

  1. 통상의 메모리 셀 어레이와, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 어레이와, 적어도 하나의 구제 방안에 기초하여, 상기 리던던시의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 갖는 반도체 메모리에 있어서, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀을 순차 테스트하는 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 복수의 구제 단위로 구성되는 통상의 메모리 셀 어레이와,
    상기 통상의 메모리 셀 어레이의 각 구제 단위에 예비적으로 설치되는 리던던시 메모리 셀 어레이와, 각 구제 단위별로 구해지는 적어도 1개의 구제 방안에 기초하여, 각 구제 단위의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 갖는 반도체 메모리에 있어서, 각 구제 단위별로, 각 구제 단위 내의 복수의 메모리 셀을 순차 테스트하는 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 반도체 메모리는, 반도체 칩에 형성되고, 상기 테스트 수단은, 상기 반도체 칩에 내장되어 있는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서,
    상기 반도체 메모리는, 반도체 칩에 형성되고, 상기 테스트 수단은, 상기 반도체 칩에 내장되어 있는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안인 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서,
    상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안인 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 적어도 1개의 구제 방안의 수는, 최대로,NRS+NCSCNRS(NRS+NCS로부터 NRS를 취하는 조합)개로 되는
    (단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수) 것을 특징으로 하는 반도체 메모리.
  8. 제2항에 있어서,
    상기 적어도 1개의 구제 방안의 수는, 최대로,NRS+NCSCNRS(NRS+NCS로부터NRS를 취하는 조합)개로 되는
    (단, NRS는, 상기 구제 단위 내의 스페어 로우의 갯수, NCS는, 상기 구제 단위 내의 스페어 컬럼의 갯수)
    것을 특징으로 하는 반도체 메모리.
  9. 제7항에 있어서,
    상기 구제 방안 작성 수단은,NRS+NCSCNRS개의 블럭을 지니고, 상기 불량 메모리 셀이 발견될 때마다 각 블럭에 대해 1개의 구제 방안이 작성 및 유지되고, 또한, 각 블럭에는, 상기 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트가 유지되는 것을 특징으로 하는 반도체 메모리.
  10. 제8항에 있어서,
    상기 구제 방안 작성 수단은,NRS+NCSCNRS개의 블럭을 지니고, 상기 불량 메모리 셀이 발견될 때마다 각 블럭에 대해 1개의 구제 방안이 작성 및 유지되고, 또한, 각블럭에는, 상기 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트가 유지되는 것을 특징으로 하는 반도체 메모리.
  11. 제9항에 있어서,
    상기 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되고, 각 블럭 내의 상기 로우 어드레스 또는 상기 컬럼 어드레스의 배열은, 상호 다른 것을 특징으로 하는 반도체 메모리.
  12. 제10항에 있어서,
    상기 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되고, 각 블럭 내의 상기 로우 어드레스 또는 상기 컬럼 어드레스의 배열은, 상호 다른 것을 특징으로 하는 반도체 메모리.
  13. 제11항에 있어서,
    상기 1개의 구제 방안은, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는 것을 특징으로 하는 반도체 메모리.
  14. 제12항에 있어서,
    상기 1개의 구제 방안은, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는 것을 특징으로 하는 반도체 메모리.
  15. 제1항에 있어서,
    상기 적어도 1개의 구제 방안을, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  16. 제2항에 있어서,
    상기 통상의 메모리 셀 어레이의 각 구제 단위에 설치되고, 상기 적어도 1개의 구제 방안을, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  17. 제15항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안을 출력하는 것을 특징으로 하는 반도체 메모리.
  18. 제16항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안을 출력하는 것을 특징으로 하는 반도체 메모리.
  19. 제15항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안을 출력하는 것을 특징으로 하는 반도체 메모리.
  20. 제16항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안을 출력하는 것을 특징으로 하는 반도체 메모리.
  21. 제1항에 있어서,
    상기 구제 방안 작성 수단은, 상기 적어도 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트를 작성하는 것을 특징으로 하는 반도체 메모리.
  22. 제21항에 있어서,
    상기 적어도 1개의 구제 방안 및 상기 유효 비트를, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부로 출력하기 위한 출력 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  23. 제2항에 있어서,
    상기 구제 방안 작성 수단은, 상기 적어도 1개의 구제 방안이 유효한지의 여부를 나타내는 유효 비트를 작성하는 것을 특징으로 하는 반도체 메모리.
  24. 제23항에 있어서,
    상기 통상의 메모리 셀 어레이의 각 구제 단위로 설치되고, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를, 직렬로, 상기 반도체 메모리가 형성되는 칩의 외부에 출력하기 위한 출력 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  25. 제22항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력하는 것을 특징으로 하는 반도체 메모리.
  26. 제24항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 각 테스트를 마칠 때마다, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력하는 것을 특징으로 하는 반도체 메모리.
  27. 제22항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력하는 것을 특징으로 하는 반도체 메모리.
  28. 제24항에 있어서,
    상기 테스트 수단이 복수의 테스트를 행하는 경우에, 상기 출력 제어 수단은, 모든 테스트를 마친 후에, 각 테스트별로, 상기 적어도 1개의 구제 방안 및 상기 유효 비트를 출력하는 것을 특징으로 하는 반도체 메모리.
  29. 제1항에 기재된 반도체 메모리와, 상기 반도체 메모리에 로우 어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 공급하고, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  30. 제2항에 기재된 반도체 메모리와, 상기 반도체 메모리 로우 어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 공급하고, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  31. 제1항에 기재된 반도체 메모리와, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고, 상기 반도체 메모리의 상기 테스트수단은, 상기 테스터의 제어 신호를 수신하면, 로우 어드레스 데이타, 컬럼 어드레스데이타 및 테스트 데이타를 생성하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  32. 제2항에 기재된 반도체 메모리와, 상기 반도체 메모리로부터 상기 적어도 1개의 구제 방안을 수취하는 테스터를 구비하고, 상기 반도체 메모리의 상기 테스트 수단은, 상기 테스터의 제어 신호를 수신하면, 로우 어드레스 데이타, 컬럼 어드레스 데이타 및 테스트 데이타를 생성하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  33. 제29항에 있어서,
    상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  34. 제30항에 있어서,
    상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  35. 제31항에 있어서,
    상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  36. 제32항에 있어서,
    상기 테스터는, 상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하는 것을 특징으로 하는 반도체 메모리 테스트 시스템.
  37. 통상의 메모리 셀 어레이와, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 셀 어레이를 갖는 반도체 메모리에 있어서, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트하는 테스트 수단과, 상기 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단과, 상기 적어도 1개의 구제 방안에 기초하여, 전기적으로, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  38. 통상의 메모리 셀 어레이, 상기 통상의 메모리 셀 어레이에 예비적으로 설치되는 리던던시 메모리 셀 어레이, 및, 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 리던던시 수단을 각각 갖는 반도체 메모리와, 상기 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트하는 테스트 수단, 및, 상기 테스트 수단이 불량 메모리 셀을 발견할 때마다, 상기 테스트 수단에 의한 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 상기 적어도 1개의 구제 방안을 작성하는 구제 방안 작성 수단을 각각 갖는 테스트 수단을 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  39. 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트함과 동시에, 불량 메모리 셀을 발견할 때마다, 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성하도록 한 것을 특징으로 하는 메모리 셀의 구제 방법.
  40. 제39항에 있어서,
    상기 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 것을 특징으로 하는 메모리 셀의 구제 방법.
  41. 제40항에 있어서,
    상기 통상의 메모리 셀 어레이의 로우 또는 컬럼은, 퓨즈의 절단에 의해 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환되는 것을 특징으로 하는 메모리 셀의 구제 방법.
  42. 제40항에 있어서,
    상기 통상의 메모리 셀 어레이의 로우 또는 컬럼은, 전기적 수단에 의해 상기 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환되는 것을 특징으로 하는 메모리 셀의 구제 방법.
  43. 제39항에 있어서,
    상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안인 것을 특징으로 하는 메모리 셀의 구제 방법.
  44. 제39항에 있어서, 상기 적어도 1개의 구제 방안의 수는, 최대로,nrs+ncsCnrs(NRS+NCS로부터 NRS를 취하는 조합)개로 되는
    (단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수)
    것을 특징으로 하는 메모리 셀의 구제 방법.
  45. 제39항에 있어서,
    상기 적어도 1개의 구제 방안은, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되어 있는 것을 특징으로 하는 메모리 셀의 구제 방법.
  46. 제45항에 있어서,
    상기 적어도 1개의 구제 방안은, 동일 로우 어드레스 또는 동일 컬럼 어드레스를 포함하고 있지 않는 것을 특징으로 하는 메모리 셀의 구제 방법.
  47. 제39항에 있어서,
    상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하고, 그 1개의 구제 방안에 기초하여 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환할 수 있는 것을 특징으로 하는 메모리 셀의 구제 방법.
  48. 로우 어드레스 또는 컬럼 어드레스의 배열에 의해 구제 방안을 구성하고, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스에 의해 선택되는 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 경우에 불량 어드레스의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에만, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하는 것을 특징으로 하는 구제 방안의 작성 방법.
  49. 제48항에 있어서,
    상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치할 때에는, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 것을 특징으로 하는 구제 방안의 작성 방법.
  50. 제48항에 있어서,
    상기 리던던시 메모리 셀 어레이가 NRS개의 스페어 로우를 갖는 경우에, 상기 구제 방안이 이미 NRS개의 로우 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 로우 어드레스가 상기 구제 방안의 로우 어드레스와 일치하지 않아도 상기 불량 메모리 셀의 로우 어드레스를 상기 구제 방안에 추가하지 않는 것을 특징으로 하는 메모리 셀의 구제 방안의 작성 방법.
  51. 제48항에 있어서,
    상기 리던던시 메모리 셀 어레이가 NCS개의 스페어 컬럼을 갖는 경우에, 상기 구제 방안이 이미 NCS 개의 컬럼 어드레스를 포함하고 있을 때에는, 상기 불량메모리 셀의 컬럼 어드레스가 상기 구제 방안의 컬럼 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 것을 특징으로 하는 구제 방안의 작성 방법.
  52. 제48항에 있어서,
    상기 리던던시 메모리 셀 어레이가, NRS개의 스페어 로우, NCS개의 스페어 컬럼으로 구성되는 경우에, 상기 구제 방안이, 이미, NRS 개의 로우 어드레스 및 NCS개의 컬럼 어드레스를 포함하고 있고, 또한, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에는, 상기 구제 방안을 무효로 하는 것을 특징으로 하는 구제 방안의 작성 방법.
  53. 통상의 메모리 셀 어레이를 구성하는 복수의 메모리 셀의 각각을 순차 테스트함과 동시에, 불량 메모리 셀을 발견할 때마다, 상기 복수의 메모리 셀의 테스트에 병렬하여, 상기 불량 메모리 셀을 구제하기 위한 적어도 1개의 구제 방안을 작성하는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  54. 제53항에 있어서,
    상기 적어도 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 프로그램을 더욱 구비하는 것을 특징으로 하는 기록 매체.
  55. 제53항에 있어서,
    상기 적어도 1개의 구제 방안이, 상기 불량 메모리 셀을 구제할 수 있는 모든 구제 방안인 프로그램을 구비하는 것을 특징으로 하는 기록매체.
  56. 제53항에 있어서,
    상기 적어도 1개의 구제 방안의 수가, 최대로,NRS+NCSCNRS(NRS+NCS로부터 NRS를 취하는 조합)개로 되는
    (단, NRS는, 스페어 로우의 갯수, NCS는, 스페어 컬럼의 갯수)
    프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  57. 제53항에 있어서,
    상기 적어도 1개의 구제 방안이, 상기 불량 메모리 셀을 포함하는 로우를 선택하는 로우 어드레스 또는 상기 불량 메모리 셀을 포함하는 컬럼을 선택하는 컬럼 어드레스의 배열로 구성되는 프로그램을 구비하는 것을 특징하는 기록 매체.
  58. 제57항에 있어서,
    상기 적어도 1개의 구제 방안이, 동일한 로우 어드레스 또는 동일한 컬럼 어드레스를 포함하지 않는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  59. 제53항에 있어서,
    상기 적어도 1개의 구제 방안 중 가장 효율적으로 상기 불량 메모리 셀을 구제할 수 있는 1개의 구제 방안을 선택하고, 그 1개의 구제 방안에 기초하여, 상기 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는컬럼으로 치환하는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  60. 로우 어드레스 또는 컬럼 어드레스의 배열에 의해 구제 방안을 구성하며, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스에 의해 선택되는 통상의 메모리 셀 어레이의 로우 또는 컬럼을 리던던시 메모리 셀 어레이의 로우 또는 컬럼으로 치환하는 경우에, 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에만, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  61. 제60항에 있어서,
    상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가, 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치할 때에는, 상기 불량 메모리 셀의 로우어드레스 또는 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  62. 제60항에 있어서,
    상기 리던던시 메모리 셀 어레이가 NRS개의 스페어 로우를 갖는 경우에, 상기 구제 방안이 이미 NRS개의 로우 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 로우 어드레스가 상기 구제 방안의 로우 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 로우 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  63. 제60항에 있어서,
    상기 리던던시 메모리 셀 어레이가 NCS개의 스페어 컬럼을 갖는 경우에, 상기 구제 방안이 이미 NCS개의 컬럼 어드레스를 포함하고 있을 때에는, 상기 불량 메모리 셀의 컬럼 어드레스가 상기 구제 방안의 컬럼 어드레스와 일치하지 않아도, 상기 불량 메모리 셀의 컬럼 어드레스를 상기 구제 방안에 추가하지 않는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
  64. 제60항에 있어서,
    상기 리던던시 메모리 셀 어레이가, NRS개의 스페어 로우, NCS개의 스페어 컬럼으로 구성되는 경우에, 상기 구제 방안이, 이미, NRS개의 로우 어드레스 및 NCS개의 컬럼 어드레스를 포함하고 있고, 또한, 상기 불량 메모리 셀의 로우 어드레스 또는 컬럼 어드레스가 상기 구제 방안의 로우 어드레스 또는 컬럼 어드레스와 일치하지 않을 때에는, 상기 구제 방안을 무효로 하는 프로그램을 구비하는 것을 특징으로 하는 기록 매체.
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