JP3848004B2 - 半導体メモリ装置及び半導体メモリ装置搭載システム - Google Patents
半導体メモリ装置及び半導体メモリ装置搭載システム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不良ビットを救済するための構成を備えた半導体メモリ装置及びこの装置を含む半導体メモリ装置搭載システムに関する。
【０００２】
【従来の技術】
近年ＬＳＩの大規模化により、ＳＲＡＭをはじめとしてＤＲＡＭやフラッシュメモリなどの大容量メモリを搭載したシステムＬＳＩが登場してきている。これらのメモリセルは、高集積化のためその他のロジックエリアより厳しい加工ルールを使用したり、クリティカルエリア（最小の加工ルールで設計された領域）が大きくなることが一般的である。したがって、メモリセルエリアの歩留まりは、その他のロジック部分に比較して低くなっていた。
【０００３】
この問題を解決するため、システムの組み込みメモリにおいても、汎用メモリと同じように不良メモリの救済手段（冗長回路、リダンダンシ回路）を具備し、システムＬＳＩの歩留まりを上げる手法が取られてきている。
【０００４】
図１０にメモリのリダンダンシの一構成例を示す。図１０において、正規メモリアレイ１００はｍ行×ｎ列で構成され、行デコーダ１０１により所望の行（第ｉ行）が選択される。これにより、第ｉ行に接続されたすべてのメモリセルが活性化される。各列は、ｎ個の読み出し回路１０２、書き込み回路１０３を介して、ｎビットのバスラインに接続されている。選択された第ｉ行に接続されたメモリセルの読み出し回路１０２又は書き込み回路１０３によりアクセスされる。
【０００５】
このような構成において、例えば１ビットの不良ビット救済を可能にするため、１つの冗長ビット列１０４が正規メモリアレイ１００に近接して配置されている。通常、この冗長ビット列１０４には正規メモリアレイ１００の読み出し回路１０２、書き込み回路１０３と同様の読み出し回路、書き込み回路も冗長に接続されている。ここで、不良ビットが第ｊ行、第ｋ列に存在する場合には、第ｋ列のすべてのメモリセルを読み出し回路／書き込み回路を含めて使用不可とする。その代わり、第（ｋ＋１）列のメモリセル列及び読み出し回路１０２、書き込み回路１０３を第ｋビットのバスラインに接続する。第（ｋ＋１）ビットのバスラインには第（ｋ＋２）列のメモリセル列及び読み出し回路、書き込み回路を接続という具合にバスラインとの接続を１ビットずつシフトする。第ｎビットのバスラインには、冗長ビット列１０４のメモリセル列及び読み出し回路、書き込み回路が接続される。このような冗長救済法をシフトリダンダンシと呼び、システムＬＳＩに組み込まれるメモリのようにバス幅の大きなメモリには、非常に有効な手法である。これにより、１ビットの不良ビットが存在しても本来の機能を損なうことがない。したがって、不良ビットがあっても良品とできるので、歩留まりは飛躍的に向上する。
【０００６】
このようなビットシフトを実現するプログラム回路１０５の実施形態を図１１に示す。図１１において、このプログラム回路１０５は各ビット列に配置され、通常は、論理積（ＡＮＤ）ゲート１０６の両入力がハイレベルとなりマルチプレクサ（ＭＵＸ）１０７により正規メモリアレイ１００のビット列とバスラインは同一のビットにそれぞれ対応して接続されており、一方、ｋ列目のメモリセル列のリダンダンシを行う場合には、ｋ列目に対応した金属配線層あるいはポリシリコン配線層で構成されてｋ列目に対応したヒューズ１０８がレーザー等により溶断されてＡＮＤゲート１０６の一方の入力がロウレベルとなることによりＭＵＸ１０７は第ｋビットのバスラインに正規メモリアレイの第（ｋ＋１）列を接続し、さらに第ｋ列のＡＮＤゲート１０６の出力は上位側の全てのＡＮＤゲート１０６に伝搬されて第ｋビット以降の上位ビットのＭＵＸ１０７は全て上位側のビット列を選択し、不良ビットを含む第ｋ列から隣の第（ｋ＋１）列へ接続をシフトさせる。このシフト情報はＡＮＤゲート１０６を介して第ｋビットから第ｎビットのプログラム回路１０５に伝播されるため、１つの不良ビットを修復するのに必要なヒューズ１０８の溶断は１つでよい。
【０００７】
しかしながら、このようなヒューズを用いる手法では、ヒューズを溶断しやすくするため、ヒューズ上の保護膜を薄くするなどのプロセス工程が必要である。また、レーザーにより溶断するため、ヒューズのレイアウトパターンが小さくできないうえ、いかなる能動素子および配線層もヒューズ領域に配置できないため、面積的なオーバヘッドが大きいという問題があった。これにより、図１２のＢＩＳＴ（Built-In Self-Test）による冗長回路を含むシステムＬＳＩのテスト工程のフローチャートに示すように、ヒューズ溶断のための後工程やヒューズ溶断後の再度のメモリテストが必要であるという問題が生じていた。また、当初からメモリセルに不良ビットが含まれる場合には、最初のメモリテストで冗長手段を持たない論理回路部分のテストが十分にできず、冗長処理後に再テストを行わなければならないため、テストコストが増大するという問題があった。
【０００８】
このような問題を解決するため、ＢＩＳＴの手法を用いて不良ビットを抽出し、この情報をレジスタに記憶させヒューズ溶断を実現するＢＩＳＲ（Built-In Self-Repair）が考案されている。図１３にＢＩＳＴを使用したメモリのセルフテストの一構成例を示す。図１３において、ＢＩＳＴは、テスト対象メモリ１１０に対してアドレスパターン発生器１１１、データパターン発生器１１２、期待値発生器及び各ビットのバスに付帯した期待値と読み出してきたデータを比較する比較回路１１３を備えて構成され、メモリテスタの機能をＬＳＩチップ内に実現し、メモリセルアレイの良否判定をするものである。ＢＩＳＲでは、上述した比較回路１１３の出力にレジスタを接続し、このレジスタにビットの良否判定結果を格納する。このレジスタは前述したヒューズと同じ役割を果たし、不良セルの存在するメモリセル列を使用せず、隣のメモリセル列に接続をシフトさせる。
【０００９】
図１４にメモリセルから読み出されたデータと期待値とを比較して比較結果をレジスタに格納し、格納内容に応じて不良ビットの救済のためのビットシフトを実施するＢＩＳＲの構成例を示す。図１４において、センスアンプ（Ｓ／Ａ）１１４で増幅された読み出しデータは、排他的否定論理和（ＥＸ−ＮＯＲ）ゲート１１５で期待値と比較されて比較結果がレジスタ１１６に保持される。比較結果が不一致の場合には、レジスタ１１６には“０”が保持され、この情報がＡＮＤゲート１１７、１１８を介して上位ビット側に伝搬され、伝搬された情報にしたがってＭＵＸ１１９により前述したように上位側のビットにシフトされ不良ビット列が冗長ビット列に置換される。しかしながら、レジスタ１１６に不良セルの情報を保持するというＢＩＳＲはヒューズ溶断とは異なり、一時的にしか不良情報を保持することができない。したがって、レジスタを使用したＢＩＳＲであってもヒューズを併用する必要があり、前述した問題点のうち、メモリ部が救済可能なチップに対してヒューズ溶断の工程前に他の論理回路部分の良否判断ができるようになるだけにすぎなかった。このため、ＢＩＳＲを採用した場合であっても、ヒューズ導入のためのプロセス工程増やチップ面積へのオーバヘッドは改善されず、また図１５のＢＩＳＲによるテストフローに示すように、ヒューズ溶断工程ならびにその後のテストは必要になっていた。
【００１０】
一方、完全にヒューズを不要にするためには、システムの起動時のたびに前述したＢＩＳＲによるテストを実施することが考えられる。しかしながら、システム起動時と実際にシステム稼働時の環境が全く変化しないという保証がない。例えば、システム起動時は筐体内の温度が低く、システム稼働時には温度が上昇してくることも考えられる。長期間システムが稼働している場合には、筐体外の外気温変動の影響も受ける。また、システムの電源に関しても、周囲温度や経時変化や他のシステム稼働状況により変動を受ける場合もありうる。したがって、メモリセルのマージンが小さく、システム起動時の条件でかろうじてテストをパスしたものは、電圧／温度変動に伴いシステム稼働時に不良を引き起こす可能性がある。これでは、システムの信頼性を著しく落としてしまう。通常、ＬＳＩの出荷テストでは、高温／低温、高電圧／低電圧などの動作環境のマージンテストを行う。これらを行った状態で良否判定してリダンダンシを行っているので、元来動作マージンのないメモリセルは出荷時にスクリーニングされている。このため、単純にシステムの起動時にＢＩＳＲによるテストを実施するだけでは、実用性はない。
【００１１】
【発明が解決しようとする課題】
以上説明したように、ヒューズを使用した従来の冗長救済法にあっては、ヒューズの専有面積が大きくなって面積的なオーバーヘッドが大きくなり、集積化の障害になるという不具合を招いていた。また、ヒューズの溶断のための工程やヒューズ溶断後の再度のテスト工程が必要となり、多くの時間と手間を要していた。
【００１２】
一方、ヒューズを使用した従来の冗長救済法を採用したメモリを含むシステムの起動時毎に前述したＢＩＳＲによるテストを実施して不良情報をレジスタに保持することによりヒューズを不要化することが考えられるが、システムの起動時と稼働時とではシステム環境が変化するおそれがあり、単にシステムの起動時にＢＩＳＲによるテストを実施するだけでは、動作環境による経時変化を考慮することができないという不具合を招いていた。
【００１３】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、不揮発性メモリを含むでヒューズを使用することなく冗長救済を可能にした半導体メモリ装置及び半導体メモリ搭載システムを提供することにあり、また不揮発性メモリを含むことなく回路形成領域外に形成されたヒューズにより冗長救済を可能にした半導体メモリ装置及び半導体メモリ搭載システムを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、不揮発性の正規のメモリセルアレイの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、前記不良なメモリセルと置換される冗長メモリセルと、前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、前記正規のメモリセルアレイとカラムを共有して前記正規のメモリセルアレイと同一のメモリセルが拡張され、前記レジスタに保持された不良情報を前記不良なメモリセルと同一のカラムに記憶するプログラムアレイと、前記レジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、前記プログラムアレイに記憶された不良情報を前記レジスタに読み出す読み出し回路とを有することを特徴とする。
【００１５】
第２の手段は、正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、正規の不揮発性メモリセルアレイとカラムを共有して前記正規の不揮発性メモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された不良情報を記憶するプログラムアレイと、前記第２のスキャンレジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、前記プログラムアレイに記憶された不良情報を前記第２のスキャンレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置とを有することを特徴とする。
【００１６】
第３の手段は、正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報、又は正規の不揮発性メモリセルアレイの中の不良な不揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、前記不良な不揮発性メモリセルと置換される不揮発性の冗長メモリセルと、前記第２のスキャンレジスタに保持された不良情報に基づいて前記不良な不揮発性のメモリセルを前記不揮発性の冗長メモリセルに置換制御する第２の制御回路と、前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第１のスキャンレジスタに保持されて前記第２のスキャンレジスタにスキャン転送された不良情報を記憶する第１のプログラムアレイと、前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された前記不揮発性メモリセルの不良情報を記憶する第２のプログラムアレイと、前記第２のスキャンレジスタに保持された不良情報を前記第１又は第２のプログラムアレイに書き込む書き込み回路と、前記第１又は第２のプログラムアレイに記憶された不良情報を前記第２のレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置とを有することを特徴とする。
【００１８】
第４の手段は、メモリセルの良否のテストを実施して前記メモリセルの良否を判別するテスト手段と、前記テスト手段によりテストされたメモリセルの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、前記不良なメモリセルと置換される冗長メモリセルと、前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、前記メモリセルをアクセスする複数の異なるアクセス電圧を生成し、生成したアクセス電圧を前記メモリセルに供給する制御型電圧源とを備え、半導体メモリ装置を使用して所望の処理を行う処理手段を備えた半導体メモリ装置搭載システムに含まれ、前記テスト手段は、前記半導体メモリ装置搭載システムが起動される毎に前記制御型電圧源から前記メモリセルに供給される複数の異なるアクセス電圧に基づいて前記メモリセルのテストを実施し、実施結果にしたがって前記メモリセルの良否を判別してなることを特徴とする。
【００２２】
第５の手段は、前記第１，２ならびに第３の手段のいずれか１つの手段に記載の半導体メモリ装置と、前記半導体メモリ装置を使用して所望の処理を行う処理手段とを有することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を用いてそれぞれの発明の実施形態を説明する。
【００２４】
図１はこの発明の一実施形態に係る半導体メモリ装置の構成を示す図である。
【００２５】
図１において、この実施形態の特徴とするところは、フラッシュメモリ等の不揮発性の半導体メモリ装置において、不良ビットの情報をメモリ自身に不揮発に記憶するようにしたことにある。ここで、不揮発性メモリは、書き込みに電子雪崩現象を用いているため、チャージポンプ回路などの昇圧回路が必要で、書き込み／読み出しにも特殊な回路が必要である。したがって、単にリダンダンシヒューズの代わりを不揮発性メモリで作ってしまうというと、面積的なオーバヘッドがかなりでることになる。そこで、この実施形態では、正規の不揮発性メモリアレイに冗長アレイ（プログラムアレイ）を追加し、その領域をリダンダンシ情報（不良ビットの情報）のプログラムに使用することを特徴とする。この方法であれば、書き込み／読み出し回路などのアクセス回路はすべて正規の不揮発性メモリアレイに付属のものが使えるので、面積のオーバヘッドは小さい。プログラムアレイの行デコーダは、通常には開放されておらず、出荷時およびシステム起動時にのみアクセス可能なように設計されている。
【００２６】
具体的には、図１において、不揮発性の半導体メモリ装置は、正規のメモリ（ＲＯＭ）アレイ１と、正規のメモリアレイ１の任意の行を選択する行デコーダ２と、行デコーダ２で選択された行のメモリセルの記憶データを読み出す読み出し回路３と、行デコーダ２で選択された行のメモリセルにデータを書き込む書き込み回路４と、図１４に示す構成からヒューズを除いて構成されたたＢＩＳＲ回路５と、正規のメモリアレイ１の１ビットの不良ビットと置換される冗長ビット列６と、プログラムイネーブル（ＰＥ）信号により選択され、ＢＩＳＲ回路５のレジスタ１１６の保持内容のリダンダンシ情報が書き込まれて（プログラムされて）リダンダンシ情報を不揮発に記憶し、記憶されたリダンダンシ情報がレジスタ１１６に読み出されるプログラムアレイ７を備えて構成されている。
【００２７】
読み出し回路３は、通常の読み出し動作時に正規のメモリアレイ１から読み出された記憶データ又はプログラムアレイ７から読み出されたリダンダンシ情報を受けて、ＰＥ信号に基づいて読み出しバッファ又はＢＩＳＲ回路５の対応するビットのレジスタ１１６に与えるデマルチプレクサを備え、通常の読み出し動作時には、例えばロウレベルのＰＥ信号により読み出しデータを選択して読み出しバッファに与え、一方、プログラムアレイ１からのリダンダンシ情報の出力時には、ハイレベルのＰＥ信号によりプログラムアレイ７から読み出されたリダンダンシ情報を対応するビットのレジスタ１１６に与える。
【００２８】
書き込み回路４は、ＢＩＳＲ回路５の対応するビットのレジスタ１１６の保持出力又は通常動作時の書き込みデータをＰＥ信号に基づいて選択するマルチプレクサ（ＭＵＸ）を備え、通常の書き込み動作時には、例えばロウレベルのＰＥ信号により書き込みデータを選択して選択した書き込みデータを書き込みバッファを介して選択された行のメモリセルに書き込み、一方、リダンダンシ情報のプログラムアレイ１への書き込み（プログラム）時には、ハイレベルのＰＥ信号により対応するビットのレジスタ１１６に保持された内容を選択して選択した内容を書き込みバッファを介して選択されたプログラムアレイ７のメモリセルに書き込む。
【００２９】
このような構成において、出荷時のテストでＢＩＳＴ回路５を起動して、不良ビットのテストが行われ、不良ビットがある場合には、このリダンダンシ情報がレジスタ１１６に保持格納される。レジスタ１６に保持されたリダンダンシ情報は対応するビットの書き込み回路３のＭＵＸにより選択され、書き込みバッファならびにビット線を介してプログラムアレイ７のメモリセルに書き込まれてプログラムされる。出荷後、システム起動時にプログラムアレイ７に不揮発に記憶されたリダンダンシ情報は読み出し回路３により読み出されて対応するビットのＢＩＳＲ回路５のレジスタ１１６に格納され、レジスタに格納されたリダンダンシ情報にしたがって不良ビットは冗長ビット列６に置換される。
【００３０】
したがって、この実施形態にあっては、ヒューズを使用することなく冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができる。
【００３１】
図２はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３２】
図２において、この実施形態の特徴とするところは、図１に示すような不揮発性の半導体メモリ装置（ＲＯＭ）と揮発性の半導体メモリ装置（ＲＡＭ）を含むシステムにおいて、不揮発性のメモリ装置に自身のリダンダンシ情報に加えて揮発性の半導体メモリ装置のリダンダンシ情報を記憶させ、揮発性の半導体メモリ装置の起動時にリダンダンシ情報を不揮発性の半導体メモリ装置から揮発性の半導体メモリ装置に読み出し、この読み出されたリダンダンシ情報により揮発性の半導体メモリ装置のリダンダンシを行うようにしたことにある。なお、不揮発性の半導体メモリ装置に揮発性の半導体メモリ装置のリダンダンシ情報のみを記憶するようにしてもよい。
【００３３】
上記特徴を実施するために、この実施形態の不揮発性の半導体メモリ装置は、図１に示す実施形態の不揮発性の半導体メモリ装置に対して揮発性の半導体メモリ装置の不良情報をプログラムするＲＡＭ用プログラムアレイ８を設け、図１に示すＢＩＳＲ回路５のレジスタ１１６を図３に示すように保持内容がスキャン可能となるように構成してＢＩＳＲ回路９とし、正規のメモリ（ＲＡＭ）アレイ１１と、正規のメモリアレイ１１の任意の行を選択する行デコーダ１２と、行デコーダ１２で選択された行のメモリセルの記憶データを読み出す読み出し回路１３と、行デコーダ１２で選択された行のメモリセルにデータを書き込む書き込み回路１４と、ＢＩＳＲ回路９と同様にレジスタ１１６がスキャン可能に構成されて不揮発性の半導体メモリ装置のＢＩＳＲ回路９のスキャン可能なレジスタ１１６と接続されてそれぞれのメモリ装置のレジスタ１１６の保持内容が相互にスキャン転送されるＢＩＳＲ回路１５と、正規のメモリアレイ１１の１ビットの不良ビットと置換される冗長ビット列１６を備えてなる揮発性の半導体メモリ装置を有して構成される。ＲＡＭ用プログラムアレイ８は、揮発性の半導体メモリ装置の１行のビット数（カラム数）がＮとし、不揮発性の半導体メモリ装置の１行のビット数（カラム数）がＭであるとすれば、Ｉｎｔ（Ｎ／Ｍ）行のプログラム行を用意すればよい。また、ＲＯＭ用のプログラムアレイ７とＲＡＭ用のプログラムアレイ８は、ＲＯＭ用のプログラムイネーブル信号とＲＡＭ用のプログラムイネーブル信号により選択される。
【００３４】
このような構成において、揮発性の半導体メモリ装置のＢＩＳＴにより抽出された不良ビットのリダンダンシ情報はＢＩＳＲ回路１５のレジスタ１１６に格納され、出荷時テストでは、揮発性の半導体メモリ装置のＢＩＳＲ回路１５のレジスタ１１６に格納されたリダンダンシ情報が不揮発性の半導体メモリ装置のＢＩＳＲ回路９のレジスタ１１６に転送され、書き込み回路４を介してＲＡＭ用のプログラムアレイ８に書き込まれる。書き込まれたリダンダンシ情報は、出荷後のシステム起動時に読み出され、不揮発性の半導体メモリ装置のＢＩＳＲ回路９のレジスタ１１６から揮発性の半導体メモリ装置のＢＩＳＲ回路１５のレジスタ１１６にスキャン転送され、揮発性の半導体メモリ装置におけるリダンダンシ情報のプログラムが完了する。
【００３５】
したがって、この実施形態にあっては、ヒューズを使用することなく不揮発性ならびに揮発性の両半導体メモリ装置の冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができる。
【００３６】
図４はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３７】
図４において、この実施形態の特徴とするところは、揮発性の半導体メモリ装置単体、もしくは不揮発性の半導体メモリ装置を含まず揮発性の半導体メモリ装置を備えたシステムにおいて、リダンダンシ情報を記憶するカラム数に対応したヒューズ１７とヒューズ１７の溶断の有無を電気的に判別して保持するスキャン可能なレジスタ１８を回路の形成領域１９外のパッド２０の形成領域に設け、レジスタ１８に保持されたリダンダンシ情報を回路形成領域のメモリ本体にスキャン転送させるようにしたことにある。このような実施形態にあっては、従来に比べてヒューズの回路形成領域の専有面積へのオーバヘッドを少なくすることが可能となる。なお、カラムのビット数が多ビットである場合、例えば１２８（＝２7）ビットである場合には、７ビットのヒューズとレジスタにより１ビットのリダンダンシ情報を表現し、これをカウンタによりカウントアップするカウント動作によりリダンダンシ情報をＢＩＳＲ回路のレジスタにスキャン転送してセットするような構成を採用してもよい。このような構成によれば、カラム数と同数のヒューズならびにレジスタを設ける構成に比べて構成の小型化を図ることができる。
【００３８】
図５はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３９】
図５において、この実施形態の特徴とするところは、ヒューズを搭載せずにリダンダンシを実現するためにシステムテム起動時にＢＩＳＲ回路を行いて一時的にリダンダンシをプログラムする手法を改善し、システム起動時にメモリセルの動作マージンをチェックし、そのチェック結果にしたがって不良セルを冗長セルと置換するために、前述したＢＩＳＴ／ＢＩＳＲの構成要素の他に、図１３に示す構成に加えてさらに制御型電圧源２１を設け、この制御電圧源２１から動作マージンをチェックするためのアクセス電圧を半導体メモリ装置に供給して動作マージンのチェックを行うようにしたことにある。
【００４０】
この制御型電圧源２１は、ＢＩＳＴ／ＢＩＳＲのテストコントローラ２２から制御されており、出力電圧はメモリセルのアクセス電圧となる。近年の半導体メモリ装置においては、複数の異なる電源電圧を使用しているものが多く、このような半導体メモリ装置の場合には複数の異なる電源電圧を生成する例えばチャージポンプならびにこのチャージポンプの出力電圧を制御するリミッタ回路を備えており、リミッタ回路を調整することによりチャージポンプで上記動作マージンをチャックするアクセス電圧を容易に生成することが可能となる。
【００４１】
この実施形態におけるＢＩＳＴ／ＢＩＳＲのテストフローは、図６を示すように、まず最初にテストコントローラ２２はアクセス電圧をノーミナルな電圧に設定し、種々のテストパターンと期待値を生成し、メモリブロックに送り良否判定を行う。同じように、ノーミナル電圧の例えば１０％程度高い高電圧ならびに１０％程度低い低電圧でもテストを行い、動作マージンの小さいメモリセルを振るい落とす。高電圧／低電圧により十分に大きなマージンをとれば、連続動作などによる温度変化に対するマージンも確保できる。また、システム起動時に毎回テストされるので、信頼性寿命などによるメモリセルの動作マージン劣化が原因で不良したとしても修復可能となり、システムレベルでの信頼性を飛躍的に向上させることができる。また、実際に動作するスピードでのチェックもその都度可能になり、パフォーマンス劣化により不良することも事前に検知し、冗長メモリセルと置換することができる。
【００４２】
図７にＳＲＡＭのメモリセルの構成を示す。図７において、基本的にＳＲＡＭの場合は、メモリセルのワード線電位を上げ／下げすることにより、等価的に高／低電圧での動作マージンチェックをすることが可能である。あるいは、ワード線と接地線の活性化電位を制御するようにしてもよい。したがって、各ワード線ドライバの電源に上記制御型電圧源２１を用いれば容易に実現できる。近年、プロセス微細化により動作電圧が低下するため、ＮチャネルＦＥＴのしきい値電圧Ｖｔｈの２倍が最低必要である。しかし、Ｖｔｈはビット線リークによる誤動作をさけるため、スクリーリングしていくことが難しい。したがって、通常動作でのワード線電圧を昇圧することが必要となる。ワード線を１レベルまで上げると同時に、メモリセルの接地線を負電位側に駆動することにより、メモリセルをアクセスする。このような場合に、すでにワード線駆動回路の電源として、外部電源とは異なる内部生成した電源を利用しているので、このような機能を実現する際のオーバヘッドは非常に小さい。
【００４３】
図８にＤＲＡＭのメモリセルの構成を示す。図８において、動作電圧の変更は、ＳＲＡＭ同様ワード線電位を上げ下げすることにより実現できる。また、電源電圧（ＶＤＤ）／２で実現されるビット線電位やキャパシタのプレート電位を上記したように変更することにより、“０”、“１”読み出しのアンバランスなどのマージンテストを実現できる。これらの電源発生回路は、元来通常のＤＲＡＭ動作に必要なものであり、こちらもオーバヘッド少なく実現可能になる。
【００４４】
図９に不揮発性メモリのメモリセルの構成を示す。図９において、フローティングゲートを用いたメモリセルの書き込み電圧と読み出し電圧は異なるが、書き込みワード線電位と読み出しワード線電位を上記したように制御することにより容易に動作マージンを含めたテストが可能になる。
【００４５】
このような実施形態においては、、ヒューズを使用することなく不揮発性又は揮発性の半導体メモリ装置の冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができ、システムの起動時毎に動作マージンのチャックが可能となり、歩留まりならびに信頼性を向上させることができる。
【００４６】
なお、上記それぞれの発明の半導体メモリ装置は、そのメモリ装置を使用して様々な処理を行うシステム、例えばプロセッサ、入力装置ならびに出力装置と組み合わされてなる情報処理システムに搭載し用いるようにしてもよい。
【００４７】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの不良情報を不揮発性のメモリに記憶し、あるいは装置の起動時毎に複数の異なるアクセス電圧によりメモリセルをテストする構成を採用したので、ヒューズを用いることなくリダンダンシが可能となり、ヒューズ導入のためのプロセス工程ならびにヒューズ溶断工程が削減され、チップ面積へのオーバヘッドが小さくなり、ヒューズ溶断後のテストが不要となり、歩留まりを向上させることができる。
【００４８】
一方、メモリセルの不良情報を記憶したヒューズをパッド形成領域に配置形成する構成を採用したので、回路形成領域の面積的なオーバヘッドを少なくすることができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る半導体メモリ装置の構成を示す図である。
【図２】 この発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【図３】図２に示すＢＩＳＲ回路の構成を示す図である。
【図４】 この発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【図５】 この発明の他の一実施形態に係る半導体メモリ装置の構成を示す図である。
【図６】図５に示す装置におけるテストフローを示す図である。
【図７】スタティックランダムアクセスメモリセルの構成を示す図である。
【図８】ダイナミックランダムアクセスメモリセルの構成を示す図である。
【図９】不揮発性メモリセルの構成を示す図である。
【図１０】メモリセルのリダンダンシを行う従来の半導体メモリ装置の構成を示す図である。
【図１１】図１０に示すプログラム回路の構成を示す図である。
【図１２】メモリセルのリダンダンシを行う従来の半導体メモリ装置のテスト工程を示すフローチャートである。
【図１３】ＢＩＳＴを実施する従来の半導体メモリ装置の構成を示す図である。
【図１４】従来のＢＩＳＲ回路の構成を示す図である。
【図１５】従来のＢＩＳＲ回路を用いたテスト工程を示すフローチャートである。
【符号の説明】
１ 正規のメモリ（ＲＯＭ）アレイ
２，１２ 行デコーダ
３，１３ 読み出し回路
４，１４ 書き込み回路
５，９，１５ ＢＩＳＲ回路
６，１６ 冗長ビット列
７ プログラムアレイ
８ ＲＡＭ用プログラムアレイ
９ ＢＩＳＲ回路
１１ 正規のメモリ（ＲＡＭ）アレイ
１７ ヒューズ
１８ レジスタ
１９ 回路形成領域
２０ パッド
２１ 制御型電圧源
２２ テストコントローラ
【発明の属する技術分野】
本発明は、不良ビットを救済するための構成を備えた半導体メモリ装置及びこの装置を含む半導体メモリ装置搭載システムに関する。
【０００２】
【従来の技術】
近年ＬＳＩの大規模化により、ＳＲＡＭをはじめとしてＤＲＡＭやフラッシュメモリなどの大容量メモリを搭載したシステムＬＳＩが登場してきている。これらのメモリセルは、高集積化のためその他のロジックエリアより厳しい加工ルールを使用したり、クリティカルエリア（最小の加工ルールで設計された領域）が大きくなることが一般的である。したがって、メモリセルエリアの歩留まりは、その他のロジック部分に比較して低くなっていた。
【０００３】
この問題を解決するため、システムの組み込みメモリにおいても、汎用メモリと同じように不良メモリの救済手段（冗長回路、リダンダンシ回路）を具備し、システムＬＳＩの歩留まりを上げる手法が取られてきている。
【０００４】
図１０にメモリのリダンダンシの一構成例を示す。図１０において、正規メモリアレイ１００はｍ行×ｎ列で構成され、行デコーダ１０１により所望の行（第ｉ行）が選択される。これにより、第ｉ行に接続されたすべてのメモリセルが活性化される。各列は、ｎ個の読み出し回路１０２、書き込み回路１０３を介して、ｎビットのバスラインに接続されている。選択された第ｉ行に接続されたメモリセルの読み出し回路１０２又は書き込み回路１０３によりアクセスされる。
【０００５】
このような構成において、例えば１ビットの不良ビット救済を可能にするため、１つの冗長ビット列１０４が正規メモリアレイ１００に近接して配置されている。通常、この冗長ビット列１０４には正規メモリアレイ１００の読み出し回路１０２、書き込み回路１０３と同様の読み出し回路、書き込み回路も冗長に接続されている。ここで、不良ビットが第ｊ行、第ｋ列に存在する場合には、第ｋ列のすべてのメモリセルを読み出し回路／書き込み回路を含めて使用不可とする。その代わり、第（ｋ＋１）列のメモリセル列及び読み出し回路１０２、書き込み回路１０３を第ｋビットのバスラインに接続する。第（ｋ＋１）ビットのバスラインには第（ｋ＋２）列のメモリセル列及び読み出し回路、書き込み回路を接続という具合にバスラインとの接続を１ビットずつシフトする。第ｎビットのバスラインには、冗長ビット列１０４のメモリセル列及び読み出し回路、書き込み回路が接続される。このような冗長救済法をシフトリダンダンシと呼び、システムＬＳＩに組み込まれるメモリのようにバス幅の大きなメモリには、非常に有効な手法である。これにより、１ビットの不良ビットが存在しても本来の機能を損なうことがない。したがって、不良ビットがあっても良品とできるので、歩留まりは飛躍的に向上する。
【０００６】
このようなビットシフトを実現するプログラム回路１０５の実施形態を図１１に示す。図１１において、このプログラム回路１０５は各ビット列に配置され、通常は、論理積（ＡＮＤ）ゲート１０６の両入力がハイレベルとなりマルチプレクサ（ＭＵＸ）１０７により正規メモリアレイ１００のビット列とバスラインは同一のビットにそれぞれ対応して接続されており、一方、ｋ列目のメモリセル列のリダンダンシを行う場合には、ｋ列目に対応した金属配線層あるいはポリシリコン配線層で構成されてｋ列目に対応したヒューズ１０８がレーザー等により溶断されてＡＮＤゲート１０６の一方の入力がロウレベルとなることによりＭＵＸ１０７は第ｋビットのバスラインに正規メモリアレイの第（ｋ＋１）列を接続し、さらに第ｋ列のＡＮＤゲート１０６の出力は上位側の全てのＡＮＤゲート１０６に伝搬されて第ｋビット以降の上位ビットのＭＵＸ１０７は全て上位側のビット列を選択し、不良ビットを含む第ｋ列から隣の第（ｋ＋１）列へ接続をシフトさせる。このシフト情報はＡＮＤゲート１０６を介して第ｋビットから第ｎビットのプログラム回路１０５に伝播されるため、１つの不良ビットを修復するのに必要なヒューズ１０８の溶断は１つでよい。
【０００７】
しかしながら、このようなヒューズを用いる手法では、ヒューズを溶断しやすくするため、ヒューズ上の保護膜を薄くするなどのプロセス工程が必要である。また、レーザーにより溶断するため、ヒューズのレイアウトパターンが小さくできないうえ、いかなる能動素子および配線層もヒューズ領域に配置できないため、面積的なオーバヘッドが大きいという問題があった。これにより、図１２のＢＩＳＴ（Built-In Self-Test）による冗長回路を含むシステムＬＳＩのテスト工程のフローチャートに示すように、ヒューズ溶断のための後工程やヒューズ溶断後の再度のメモリテストが必要であるという問題が生じていた。また、当初からメモリセルに不良ビットが含まれる場合には、最初のメモリテストで冗長手段を持たない論理回路部分のテストが十分にできず、冗長処理後に再テストを行わなければならないため、テストコストが増大するという問題があった。
【０００８】
このような問題を解決するため、ＢＩＳＴの手法を用いて不良ビットを抽出し、この情報をレジスタに記憶させヒューズ溶断を実現するＢＩＳＲ（Built-In Self-Repair）が考案されている。図１３にＢＩＳＴを使用したメモリのセルフテストの一構成例を示す。図１３において、ＢＩＳＴは、テスト対象メモリ１１０に対してアドレスパターン発生器１１１、データパターン発生器１１２、期待値発生器及び各ビットのバスに付帯した期待値と読み出してきたデータを比較する比較回路１１３を備えて構成され、メモリテスタの機能をＬＳＩチップ内に実現し、メモリセルアレイの良否判定をするものである。ＢＩＳＲでは、上述した比較回路１１３の出力にレジスタを接続し、このレジスタにビットの良否判定結果を格納する。このレジスタは前述したヒューズと同じ役割を果たし、不良セルの存在するメモリセル列を使用せず、隣のメモリセル列に接続をシフトさせる。
【０００９】
図１４にメモリセルから読み出されたデータと期待値とを比較して比較結果をレジスタに格納し、格納内容に応じて不良ビットの救済のためのビットシフトを実施するＢＩＳＲの構成例を示す。図１４において、センスアンプ（Ｓ／Ａ）１１４で増幅された読み出しデータは、排他的否定論理和（ＥＸ−ＮＯＲ）ゲート１１５で期待値と比較されて比較結果がレジスタ１１６に保持される。比較結果が不一致の場合には、レジスタ１１６には“０”が保持され、この情報がＡＮＤゲート１１７、１１８を介して上位ビット側に伝搬され、伝搬された情報にしたがってＭＵＸ１１９により前述したように上位側のビットにシフトされ不良ビット列が冗長ビット列に置換される。しかしながら、レジスタ１１６に不良セルの情報を保持するというＢＩＳＲはヒューズ溶断とは異なり、一時的にしか不良情報を保持することができない。したがって、レジスタを使用したＢＩＳＲであってもヒューズを併用する必要があり、前述した問題点のうち、メモリ部が救済可能なチップに対してヒューズ溶断の工程前に他の論理回路部分の良否判断ができるようになるだけにすぎなかった。このため、ＢＩＳＲを採用した場合であっても、ヒューズ導入のためのプロセス工程増やチップ面積へのオーバヘッドは改善されず、また図１５のＢＩＳＲによるテストフローに示すように、ヒューズ溶断工程ならびにその後のテストは必要になっていた。
【００１０】
一方、完全にヒューズを不要にするためには、システムの起動時のたびに前述したＢＩＳＲによるテストを実施することが考えられる。しかしながら、システム起動時と実際にシステム稼働時の環境が全く変化しないという保証がない。例えば、システム起動時は筐体内の温度が低く、システム稼働時には温度が上昇してくることも考えられる。長期間システムが稼働している場合には、筐体外の外気温変動の影響も受ける。また、システムの電源に関しても、周囲温度や経時変化や他のシステム稼働状況により変動を受ける場合もありうる。したがって、メモリセルのマージンが小さく、システム起動時の条件でかろうじてテストをパスしたものは、電圧／温度変動に伴いシステム稼働時に不良を引き起こす可能性がある。これでは、システムの信頼性を著しく落としてしまう。通常、ＬＳＩの出荷テストでは、高温／低温、高電圧／低電圧などの動作環境のマージンテストを行う。これらを行った状態で良否判定してリダンダンシを行っているので、元来動作マージンのないメモリセルは出荷時にスクリーニングされている。このため、単純にシステムの起動時にＢＩＳＲによるテストを実施するだけでは、実用性はない。
【００１１】
【発明が解決しようとする課題】
以上説明したように、ヒューズを使用した従来の冗長救済法にあっては、ヒューズの専有面積が大きくなって面積的なオーバーヘッドが大きくなり、集積化の障害になるという不具合を招いていた。また、ヒューズの溶断のための工程やヒューズ溶断後の再度のテスト工程が必要となり、多くの時間と手間を要していた。
【００１２】
一方、ヒューズを使用した従来の冗長救済法を採用したメモリを含むシステムの起動時毎に前述したＢＩＳＲによるテストを実施して不良情報をレジスタに保持することによりヒューズを不要化することが考えられるが、システムの起動時と稼働時とではシステム環境が変化するおそれがあり、単にシステムの起動時にＢＩＳＲによるテストを実施するだけでは、動作環境による経時変化を考慮することができないという不具合を招いていた。
【００１３】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、不揮発性メモリを含むでヒューズを使用することなく冗長救済を可能にした半導体メモリ装置及び半導体メモリ搭載システムを提供することにあり、また不揮発性メモリを含むことなく回路形成領域外に形成されたヒューズにより冗長救済を可能にした半導体メモリ装置及び半導体メモリ搭載システムを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、不揮発性の正規のメモリセルアレイの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、前記不良なメモリセルと置換される冗長メモリセルと、前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、前記正規のメモリセルアレイとカラムを共有して前記正規のメモリセルアレイと同一のメモリセルが拡張され、前記レジスタに保持された不良情報を前記不良なメモリセルと同一のカラムに記憶するプログラムアレイと、前記レジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、前記プログラムアレイに記憶された不良情報を前記レジスタに読み出す読み出し回路とを有することを特徴とする。
【００１５】
第２の手段は、正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、正規の不揮発性メモリセルアレイとカラムを共有して前記正規の不揮発性メモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された不良情報を記憶するプログラムアレイと、前記第２のスキャンレジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、前記プログラムアレイに記憶された不良情報を前記第２のスキャンレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置とを有することを特徴とする。
【００１６】
第３の手段は、正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報、又は正規の不揮発性メモリセルアレイの中の不良な不揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、前記不良な不揮発性メモリセルと置換される不揮発性の冗長メモリセルと、前記第２のスキャンレジスタに保持された不良情報に基づいて前記不良な不揮発性のメモリセルを前記不揮発性の冗長メモリセルに置換制御する第２の制御回路と、前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第１のスキャンレジスタに保持されて前記第２のスキャンレジスタにスキャン転送された不良情報を記憶する第１のプログラムアレイと、前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された前記不揮発性メモリセルの不良情報を記憶する第２のプログラムアレイと、前記第２のスキャンレジスタに保持された不良情報を前記第１又は第２のプログラムアレイに書き込む書き込み回路と、前記第１又は第２のプログラムアレイに記憶された不良情報を前記第２のレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置とを有することを特徴とする。
【００１８】
第４の手段は、メモリセルの良否のテストを実施して前記メモリセルの良否を判別するテスト手段と、前記テスト手段によりテストされたメモリセルの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、前記不良なメモリセルと置換される冗長メモリセルと、前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、前記メモリセルをアクセスする複数の異なるアクセス電圧を生成し、生成したアクセス電圧を前記メモリセルに供給する制御型電圧源とを備え、半導体メモリ装置を使用して所望の処理を行う処理手段を備えた半導体メモリ装置搭載システムに含まれ、前記テスト手段は、前記半導体メモリ装置搭載システムが起動される毎に前記制御型電圧源から前記メモリセルに供給される複数の異なるアクセス電圧に基づいて前記メモリセルのテストを実施し、実施結果にしたがって前記メモリセルの良否を判別してなることを特徴とする。
【００２２】
第５の手段は、前記第１，２ならびに第３の手段のいずれか１つの手段に記載の半導体メモリ装置と、前記半導体メモリ装置を使用して所望の処理を行う処理手段とを有することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を用いてそれぞれの発明の実施形態を説明する。
【００２４】
図１はこの発明の一実施形態に係る半導体メモリ装置の構成を示す図である。
【００２５】
図１において、この実施形態の特徴とするところは、フラッシュメモリ等の不揮発性の半導体メモリ装置において、不良ビットの情報をメモリ自身に不揮発に記憶するようにしたことにある。ここで、不揮発性メモリは、書き込みに電子雪崩現象を用いているため、チャージポンプ回路などの昇圧回路が必要で、書き込み／読み出しにも特殊な回路が必要である。したがって、単にリダンダンシヒューズの代わりを不揮発性メモリで作ってしまうというと、面積的なオーバヘッドがかなりでることになる。そこで、この実施形態では、正規の不揮発性メモリアレイに冗長アレイ（プログラムアレイ）を追加し、その領域をリダンダンシ情報（不良ビットの情報）のプログラムに使用することを特徴とする。この方法であれば、書き込み／読み出し回路などのアクセス回路はすべて正規の不揮発性メモリアレイに付属のものが使えるので、面積のオーバヘッドは小さい。プログラムアレイの行デコーダは、通常には開放されておらず、出荷時およびシステム起動時にのみアクセス可能なように設計されている。
【００２６】
具体的には、図１において、不揮発性の半導体メモリ装置は、正規のメモリ（ＲＯＭ）アレイ１と、正規のメモリアレイ１の任意の行を選択する行デコーダ２と、行デコーダ２で選択された行のメモリセルの記憶データを読み出す読み出し回路３と、行デコーダ２で選択された行のメモリセルにデータを書き込む書き込み回路４と、図１４に示す構成からヒューズを除いて構成されたたＢＩＳＲ回路５と、正規のメモリアレイ１の１ビットの不良ビットと置換される冗長ビット列６と、プログラムイネーブル（ＰＥ）信号により選択され、ＢＩＳＲ回路５のレジスタ１１６の保持内容のリダンダンシ情報が書き込まれて（プログラムされて）リダンダンシ情報を不揮発に記憶し、記憶されたリダンダンシ情報がレジスタ１１６に読み出されるプログラムアレイ７を備えて構成されている。
【００２７】
読み出し回路３は、通常の読み出し動作時に正規のメモリアレイ１から読み出された記憶データ又はプログラムアレイ７から読み出されたリダンダンシ情報を受けて、ＰＥ信号に基づいて読み出しバッファ又はＢＩＳＲ回路５の対応するビットのレジスタ１１６に与えるデマルチプレクサを備え、通常の読み出し動作時には、例えばロウレベルのＰＥ信号により読み出しデータを選択して読み出しバッファに与え、一方、プログラムアレイ１からのリダンダンシ情報の出力時には、ハイレベルのＰＥ信号によりプログラムアレイ７から読み出されたリダンダンシ情報を対応するビットのレジスタ１１６に与える。
【００２８】
書き込み回路４は、ＢＩＳＲ回路５の対応するビットのレジスタ１１６の保持出力又は通常動作時の書き込みデータをＰＥ信号に基づいて選択するマルチプレクサ（ＭＵＸ）を備え、通常の書き込み動作時には、例えばロウレベルのＰＥ信号により書き込みデータを選択して選択した書き込みデータを書き込みバッファを介して選択された行のメモリセルに書き込み、一方、リダンダンシ情報のプログラムアレイ１への書き込み（プログラム）時には、ハイレベルのＰＥ信号により対応するビットのレジスタ１１６に保持された内容を選択して選択した内容を書き込みバッファを介して選択されたプログラムアレイ７のメモリセルに書き込む。
【００２９】
このような構成において、出荷時のテストでＢＩＳＴ回路５を起動して、不良ビットのテストが行われ、不良ビットがある場合には、このリダンダンシ情報がレジスタ１１６に保持格納される。レジスタ１６に保持されたリダンダンシ情報は対応するビットの書き込み回路３のＭＵＸにより選択され、書き込みバッファならびにビット線を介してプログラムアレイ７のメモリセルに書き込まれてプログラムされる。出荷後、システム起動時にプログラムアレイ７に不揮発に記憶されたリダンダンシ情報は読み出し回路３により読み出されて対応するビットのＢＩＳＲ回路５のレジスタ１１６に格納され、レジスタに格納されたリダンダンシ情報にしたがって不良ビットは冗長ビット列６に置換される。
【００３０】
したがって、この実施形態にあっては、ヒューズを使用することなく冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができる。
【００３１】
図２はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３２】
図２において、この実施形態の特徴とするところは、図１に示すような不揮発性の半導体メモリ装置（ＲＯＭ）と揮発性の半導体メモリ装置（ＲＡＭ）を含むシステムにおいて、不揮発性のメモリ装置に自身のリダンダンシ情報に加えて揮発性の半導体メモリ装置のリダンダンシ情報を記憶させ、揮発性の半導体メモリ装置の起動時にリダンダンシ情報を不揮発性の半導体メモリ装置から揮発性の半導体メモリ装置に読み出し、この読み出されたリダンダンシ情報により揮発性の半導体メモリ装置のリダンダンシを行うようにしたことにある。なお、不揮発性の半導体メモリ装置に揮発性の半導体メモリ装置のリダンダンシ情報のみを記憶するようにしてもよい。
【００３３】
上記特徴を実施するために、この実施形態の不揮発性の半導体メモリ装置は、図１に示す実施形態の不揮発性の半導体メモリ装置に対して揮発性の半導体メモリ装置の不良情報をプログラムするＲＡＭ用プログラムアレイ８を設け、図１に示すＢＩＳＲ回路５のレジスタ１１６を図３に示すように保持内容がスキャン可能となるように構成してＢＩＳＲ回路９とし、正規のメモリ（ＲＡＭ）アレイ１１と、正規のメモリアレイ１１の任意の行を選択する行デコーダ１２と、行デコーダ１２で選択された行のメモリセルの記憶データを読み出す読み出し回路１３と、行デコーダ１２で選択された行のメモリセルにデータを書き込む書き込み回路１４と、ＢＩＳＲ回路９と同様にレジスタ１１６がスキャン可能に構成されて不揮発性の半導体メモリ装置のＢＩＳＲ回路９のスキャン可能なレジスタ１１６と接続されてそれぞれのメモリ装置のレジスタ１１６の保持内容が相互にスキャン転送されるＢＩＳＲ回路１５と、正規のメモリアレイ１１の１ビットの不良ビットと置換される冗長ビット列１６を備えてなる揮発性の半導体メモリ装置を有して構成される。ＲＡＭ用プログラムアレイ８は、揮発性の半導体メモリ装置の１行のビット数（カラム数）がＮとし、不揮発性の半導体メモリ装置の１行のビット数（カラム数）がＭであるとすれば、Ｉｎｔ（Ｎ／Ｍ）行のプログラム行を用意すればよい。また、ＲＯＭ用のプログラムアレイ７とＲＡＭ用のプログラムアレイ８は、ＲＯＭ用のプログラムイネーブル信号とＲＡＭ用のプログラムイネーブル信号により選択される。
【００３４】
このような構成において、揮発性の半導体メモリ装置のＢＩＳＴにより抽出された不良ビットのリダンダンシ情報はＢＩＳＲ回路１５のレジスタ１１６に格納され、出荷時テストでは、揮発性の半導体メモリ装置のＢＩＳＲ回路１５のレジスタ１１６に格納されたリダンダンシ情報が不揮発性の半導体メモリ装置のＢＩＳＲ回路９のレジスタ１１６に転送され、書き込み回路４を介してＲＡＭ用のプログラムアレイ８に書き込まれる。書き込まれたリダンダンシ情報は、出荷後のシステム起動時に読み出され、不揮発性の半導体メモリ装置のＢＩＳＲ回路９のレジスタ１１６から揮発性の半導体メモリ装置のＢＩＳＲ回路１５のレジスタ１１６にスキャン転送され、揮発性の半導体メモリ装置におけるリダンダンシ情報のプログラムが完了する。
【００３５】
したがって、この実施形態にあっては、ヒューズを使用することなく不揮発性ならびに揮発性の両半導体メモリ装置の冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができる。
【００３６】
図４はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３７】
図４において、この実施形態の特徴とするところは、揮発性の半導体メモリ装置単体、もしくは不揮発性の半導体メモリ装置を含まず揮発性の半導体メモリ装置を備えたシステムにおいて、リダンダンシ情報を記憶するカラム数に対応したヒューズ１７とヒューズ１７の溶断の有無を電気的に判別して保持するスキャン可能なレジスタ１８を回路の形成領域１９外のパッド２０の形成領域に設け、レジスタ１８に保持されたリダンダンシ情報を回路形成領域のメモリ本体にスキャン転送させるようにしたことにある。このような実施形態にあっては、従来に比べてヒューズの回路形成領域の専有面積へのオーバヘッドを少なくすることが可能となる。なお、カラムのビット数が多ビットである場合、例えば１２８（＝２7）ビットである場合には、７ビットのヒューズとレジスタにより１ビットのリダンダンシ情報を表現し、これをカウンタによりカウントアップするカウント動作によりリダンダンシ情報をＢＩＳＲ回路のレジスタにスキャン転送してセットするような構成を採用してもよい。このような構成によれば、カラム数と同数のヒューズならびにレジスタを設ける構成に比べて構成の小型化を図ることができる。
【００３８】
図５はこの発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【００３９】
図５において、この実施形態の特徴とするところは、ヒューズを搭載せずにリダンダンシを実現するためにシステムテム起動時にＢＩＳＲ回路を行いて一時的にリダンダンシをプログラムする手法を改善し、システム起動時にメモリセルの動作マージンをチェックし、そのチェック結果にしたがって不良セルを冗長セルと置換するために、前述したＢＩＳＴ／ＢＩＳＲの構成要素の他に、図１３に示す構成に加えてさらに制御型電圧源２１を設け、この制御電圧源２１から動作マージンをチェックするためのアクセス電圧を半導体メモリ装置に供給して動作マージンのチェックを行うようにしたことにある。
【００４０】
この制御型電圧源２１は、ＢＩＳＴ／ＢＩＳＲのテストコントローラ２２から制御されており、出力電圧はメモリセルのアクセス電圧となる。近年の半導体メモリ装置においては、複数の異なる電源電圧を使用しているものが多く、このような半導体メモリ装置の場合には複数の異なる電源電圧を生成する例えばチャージポンプならびにこのチャージポンプの出力電圧を制御するリミッタ回路を備えており、リミッタ回路を調整することによりチャージポンプで上記動作マージンをチャックするアクセス電圧を容易に生成することが可能となる。
【００４１】
この実施形態におけるＢＩＳＴ／ＢＩＳＲのテストフローは、図６を示すように、まず最初にテストコントローラ２２はアクセス電圧をノーミナルな電圧に設定し、種々のテストパターンと期待値を生成し、メモリブロックに送り良否判定を行う。同じように、ノーミナル電圧の例えば１０％程度高い高電圧ならびに１０％程度低い低電圧でもテストを行い、動作マージンの小さいメモリセルを振るい落とす。高電圧／低電圧により十分に大きなマージンをとれば、連続動作などによる温度変化に対するマージンも確保できる。また、システム起動時に毎回テストされるので、信頼性寿命などによるメモリセルの動作マージン劣化が原因で不良したとしても修復可能となり、システムレベルでの信頼性を飛躍的に向上させることができる。また、実際に動作するスピードでのチェックもその都度可能になり、パフォーマンス劣化により不良することも事前に検知し、冗長メモリセルと置換することができる。
【００４２】
図７にＳＲＡＭのメモリセルの構成を示す。図７において、基本的にＳＲＡＭの場合は、メモリセルのワード線電位を上げ／下げすることにより、等価的に高／低電圧での動作マージンチェックをすることが可能である。あるいは、ワード線と接地線の活性化電位を制御するようにしてもよい。したがって、各ワード線ドライバの電源に上記制御型電圧源２１を用いれば容易に実現できる。近年、プロセス微細化により動作電圧が低下するため、ＮチャネルＦＥＴのしきい値電圧Ｖｔｈの２倍が最低必要である。しかし、Ｖｔｈはビット線リークによる誤動作をさけるため、スクリーリングしていくことが難しい。したがって、通常動作でのワード線電圧を昇圧することが必要となる。ワード線を１レベルまで上げると同時に、メモリセルの接地線を負電位側に駆動することにより、メモリセルをアクセスする。このような場合に、すでにワード線駆動回路の電源として、外部電源とは異なる内部生成した電源を利用しているので、このような機能を実現する際のオーバヘッドは非常に小さい。
【００４３】
図８にＤＲＡＭのメモリセルの構成を示す。図８において、動作電圧の変更は、ＳＲＡＭ同様ワード線電位を上げ下げすることにより実現できる。また、電源電圧（ＶＤＤ）／２で実現されるビット線電位やキャパシタのプレート電位を上記したように変更することにより、“０”、“１”読み出しのアンバランスなどのマージンテストを実現できる。これらの電源発生回路は、元来通常のＤＲＡＭ動作に必要なものであり、こちらもオーバヘッド少なく実現可能になる。
【００４４】
図９に不揮発性メモリのメモリセルの構成を示す。図９において、フローティングゲートを用いたメモリセルの書き込み電圧と読み出し電圧は異なるが、書き込みワード線電位と読み出しワード線電位を上記したように制御することにより容易に動作マージンを含めたテストが可能になる。
【００４５】
このような実施形態においては、、ヒューズを使用することなく不揮発性又は揮発性の半導体メモリ装置の冗長救済が可能となり、ヒューズを使用した際の前述した不具合を全て解消することができ、システムの起動時毎に動作マージンのチャックが可能となり、歩留まりならびに信頼性を向上させることができる。
【００４６】
なお、上記それぞれの発明の半導体メモリ装置は、そのメモリ装置を使用して様々な処理を行うシステム、例えばプロセッサ、入力装置ならびに出力装置と組み合わされてなる情報処理システムに搭載し用いるようにしてもよい。
【００４７】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの不良情報を不揮発性のメモリに記憶し、あるいは装置の起動時毎に複数の異なるアクセス電圧によりメモリセルをテストする構成を採用したので、ヒューズを用いることなくリダンダンシが可能となり、ヒューズ導入のためのプロセス工程ならびにヒューズ溶断工程が削減され、チップ面積へのオーバヘッドが小さくなり、ヒューズ溶断後のテストが不要となり、歩留まりを向上させることができる。
【００４８】
一方、メモリセルの不良情報を記憶したヒューズをパッド形成領域に配置形成する構成を採用したので、回路形成領域の面積的なオーバヘッドを少なくすることができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態に係る半導体メモリ装置の構成を示す図である。
【図２】 この発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【図３】図２に示すＢＩＳＲ回路の構成を示す図である。
【図４】 この発明の他の実施形態に係る半導体メモリ装置の構成を示す図である。
【図５】 この発明の他の一実施形態に係る半導体メモリ装置の構成を示す図である。
【図６】図５に示す装置におけるテストフローを示す図である。
【図７】スタティックランダムアクセスメモリセルの構成を示す図である。
【図８】ダイナミックランダムアクセスメモリセルの構成を示す図である。
【図９】不揮発性メモリセルの構成を示す図である。
【図１０】メモリセルのリダンダンシを行う従来の半導体メモリ装置の構成を示す図である。
【図１１】図１０に示すプログラム回路の構成を示す図である。
【図１２】メモリセルのリダンダンシを行う従来の半導体メモリ装置のテスト工程を示すフローチャートである。
【図１３】ＢＩＳＴを実施する従来の半導体メモリ装置の構成を示す図である。
【図１４】従来のＢＩＳＲ回路の構成を示す図である。
【図１５】従来のＢＩＳＲ回路を用いたテスト工程を示すフローチャートである。
【符号の説明】
１ 正規のメモリ（ＲＯＭ）アレイ
２，１２ 行デコーダ
３，１３ 読み出し回路
４，１４ 書き込み回路
５，９，１５ ＢＩＳＲ回路
６，１６ 冗長ビット列
７ プログラムアレイ
８ ＲＡＭ用プログラムアレイ
９ ＢＩＳＲ回路
１１ 正規のメモリ（ＲＡＭ）アレイ
１７ ヒューズ
１８ レジスタ
１９ 回路形成領域
２０ パッド
２１ 制御型電圧源
２２ テストコントローラ
Claims (8)
- 不揮発性の正規のメモリセルアレイの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、
前記不良なメモリセルと置換される冗長メモリセルと、
前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、
前記正規のメモリセルアレイとカラムを共有して前記正規のメモリセルアレイと同一のメモリセルが拡張され、前記レジスタに保持された不良情報を前記不良なメモリセルと同一のカラムに記憶するプログラムアレイと、
前記レジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、
前記プログラムアレイに記憶された不良情報を前記レジスタに読み出す読み出し回路と
を有することを特徴とする不揮発性の半導体メモリ装置。 - 正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、
前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、
前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、
保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、
正規の不揮発性メモリセルアレイとカラムを共有して前記正規の不揮発性メモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された不良情報を記憶するプログラムアレイと、
前記第２のスキャンレジスタに保持された不良情報を前記プログラムアレイに書き込む書き込み回路と、
前記プログラムアレイに記憶された不良情報を前記第２のスキャンレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置と
を有することを特徴とする半導体メモリ装置。 - 正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報を一時的に保持し、保持内容がスキャン入出力される第１のスキャンレジスタと、
前記不良な揮発性メモリセルと置換される揮発性の冗長メモリセルと、
前記第１のスキャンレジスタに保持された不良情報に基づいて前記不良な揮発性メモリセルを前記揮発性の冗長メモリセルに置換制御する第１の制御回路とを備えてなる揮発性の半導体メモリ装置と、
保持内容がスキャン入出力され、前記第１のスキャンレジスタに接続されて保持内容が相互にスキャン転送され、前記第１のスキャンレジスタに保持されてスキャン転送された前記正規の揮発性メモリセルアレイの中の不良な揮発性メモリセルの不良情報、又は正規の不揮発性メモリセルアレイの中の不良な不揮発性メモリセルの不良情報を一時的に保持する第２のスキャンレジスタと、
前記不良な不揮発性メモリセルと置換される不揮発性の冗長メモリセルと、
前記第２のスキャンレジスタに保持された不良情報に基づいて前記不良な不揮発性のメモリセルを前記不揮発性の冗長メモリセルに置換制御する第２の制御回路と、
前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第１のスキャンレジスタに保持されて前記第２のスキャンレジスタにスキャン転送された不良情報を記憶する第１のプログラムアレイと、
前記正規の不揮発性のメモリセルアレイとカラムを共有して前記正規の不揮発性のメモリセルアレイと同一のメモリセルが拡張され、前記第２のスキャンレジスタに保持された前記不揮発性メモリセルの不良情報を記憶する第２のプログラムアレイと、
前記第２のスキャンレジスタに保持された不良情報を前記第１又は第２のプログラムアレイに書き込む書き込み回路と、
前記第１又は第２のプログラムアレイに記憶された不良情報を前記第２のレジスタに読み出す読み出し回路とを備えてなる不揮発性の半導体メモリ装置と
を有することを特徴とする半導体メモリ装置。 - メモリセルの良否のテストを実施して前記メモリセルの良否を判別するテスト手段と、
前記テスト手段によりテストされたメモリセルの中の不良なメモリセルの不良情報を一時的に保持するレジスタと、
前記不良なメモリセルと置換される冗長メモリセルと、
前記レジスタに保持された不良情報に基づいて前記不良なメモリセルを前記冗長メモリセルに置換制御する制御回路と、
前記メモリセルをアクセスする複数の異なるアクセス電圧を生成し、生成したアクセス電圧を前記メモリセルに供給する制御型電圧源とを備え、
半導体メモリ装置を使用して所望の処理を行う処理手段を備えた半導体メモリ装置搭載システムに含まれ、
前記テスト手段は、前記半導体メモリ装置搭載システムが起動される毎に前記制御型電圧源から前記メモリセルに供給される複数の異なるアクセス電圧に基づいて前記メモリセルのテストを実施し、実施結果にしたがって前記メモリセルの良否を判別してなる
ことを特徴とする半導体メモリ装置。 - 前記メモリセルは、スタティックランダムアクセスメモリセルからなり、前記アクセス電圧は、前記メモリセルのワード線の活性化電圧とする
ことを特徴とする請求項４記載の半導体メモリ装置。 - 前記メモリセルは、ダイナミックランダムアクセスメモリセルからなり、前記アクセス電圧は、前記メモリセルのワード線ならびに前記メモリセルを構成するキャパシタのプレートの活性化電圧とする
ことを特徴とする請求項４記載の半導体メモリ装置。 - 前記メモリセルは、不揮発性メモリセルからなり、前記アクセス電圧は、書き込みワード線ならびに読み出しワード線の活性化電圧とする
ことを特徴とする請求項４記載の半導体メモリ装置。 - 前記請求項１，２ならびに３のいずれか１項に記載の半導体メモリ装置と、
前記半導体メモリ装置を使用して所望の処理を行う処理手段と
を有することを特徴とする半導体メモリ装置搭載システム。
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