JP2659283B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
る。さらに詳しくは、固定データ用不揮発性メモリの冗
長構成技術の改良に関する。

【０００２】

【従来の技術】固定データ用不揮発性メモリーには、例
えば電極下に予め不純物添加を行い、閾値電圧の高低に
よって、１、０の情報を記憶する記憶素子などが含まれ
る。これらの記憶素子は、メモリーデータをマスクによ
り書き込む事が出来、比較的安価で量産性に優れること
から、マイクロプロセッサ応用商品を中心とする各種シ
ステムに幅広く使用されている。特にワードプロセッサ
をはじめとする日本語情報処理システムの文字、記号情
報用記憶素子として最も適しており大量に使用されてい
る。これらの固定データ用不揮発性メモリーも大容量化
が不可欠となってきているが、ＤＲＡＭ，ＳＲＡＭのよ
うに冗長回路を設けて不良ビット列を冗長救済すること
が、比較的困難なため、従来の８Ｍビット、１６Ｍビッ
トから今後３２Ｍビット、６４Ｍビット以降へと大容量
化が進むにつれて歩留りを確保することが難しくなって
来ている。

【０００３】以下、冗長回路について説明する。一般
に、大容量化に伴う生産歩留りの低下対策としてＤＲＡ
ＭやＳＲＡＭでは、上述したように冗長救済技術が効果
的なことが知られている。図１はこれらのメモリー素子
用の冗長回路を参考文献に基づいて説明したものであ
る。（S.Konishi et.IEEEISSCC 1982,Digest of Techni
cal Papers,pp.258-259）

【０００４】即ち、図１は冗長回路を有する記憶素子の
１例として、２本の冗長な行（スペアー行）Ｓ１，Ｓ
２、をもつ記憶素子を示している。正規のメモリーアレ
イ１の中に不良セルＣ１があった場合、その行に対応す
るアドレス信号に対して、選択を行うようにスペースデ
コーダ１３をプログラミングする。図２はスペアデコー
ダー部をより詳細に示したもので、同図のばあい、スペ
アデコーダー部は２つのデコーダーＤ１１，Ｄ１２から
なっており、２つの不良箇所に対して冗長救済ができる
こととなる。

【０００５】そして、このような冗長回路のスペアデコ
ーダのプログラミング（書き込み）は、従来ではフュー
ズ列を用いて行われていた。このフューズ列は、通常、
ポリシリコン配線等で構成されており、書き込みはレー
ザー照射又は高電圧印加による該ポリシリコンフューズ
の溶断により行われていた。例えば、図２においては、
フューズ列Ｆ１或いはＦ２（注：通常これらはpoly−Si
配線等で形成される）をレーザー照射或いは電気的に溶
断させて行われる。こうすることにより、不良ビットを
含むアドレスが入力されると、スペアデコーダーのＤ１
１，Ｄ１２のいずれかが選択され、同時に正規の行デコ
ーダー（図１の１４）に対して選択禁止信号が出され
る。従って、正規の代わりに、スペアー行が選択され冗
長救済が行われることになる。

【０００６】

【発明が解決しようとする課題】しかしながら、固定デ
ータ用不揮発性メモリに対して、上記冗長技術を適用す
る場合には、当然のことながら、書き込まれたデータ自
体も冗長救済されなければならないため、ＤＲＡＭ，Ｓ
ＲＡＭのようにスペアーデコーダーなど周辺回路のプロ
グミングだけでなく、スペアーメモリーセルもプログラ
ムする必要がある。これらは電気的フューズ、或いは電
気的書き込み可能な別の不揮発性メモリーを用いて原理
的には行うことができる。そして、この場合ダイソート
テストと同時にフューズブロー、或いは電気的書き込み
を行いすぐに再テストできるという利点がある。しか
し、これらの方法は、動作に通常の電源電圧の２〜３倍
以上の高電圧、及び大電流を必要とする欠点があり素子
の高耐圧化、チップ面積の増加などを招くなど制限が多
いために殆んど実用化されることがなかった。また、レ
ーザーフューズだけで冗長を行う方法も、多数のフュー
ズを並べる場合の面積的制約などから単独で冗長を実現
することは困難であった。

【０００７】本発明は、上記のような従来例の問題点を
解消すべくなされたものである。

【０００８】

【課題を解決するための手段】かくして本願発明によれ
ば、メモリーセルアレイと冗長回路とを備え、該冗長回
路が、ＭＯＳトランジスタからなる冗長用メモリーセル
列と、ＭＯＳトランジスタからなり、かつ該冗長用メモ
リーセル列の１以上を選択して前記メモリーセルアレイ
のセル列と置換する少なくとも１つの冗長用スペアデコ
ーダとで構成された不揮発性半導体記憶装置の製造に際
して、前記冗長用メモリーセル列及び冗長用スペアデコ
ーダを構成するＭＯＳトランジスタを形成し、さらに該
ＭＯＳトランジスタを接続するためのメタル配線形成後
又はメタル配線上に形成される保護膜／開口形成後に、
所定のＭＯＳトランジスタのチャネル領域に高エネルギ
ーイオンを注入することにより、前記冗長用メモリーセ
ル列に置換データの書き込みを行うと同時に、冗長用ス
ペアデコーダに選択データの書き込みを行うことを特徴
とする冗長救済された半導体記憶装置の製造方法が提供
される。

【０００９】本発明は、前記問題点を解消すべく、不揮
発性半導体装置における冗長用メモリーセル列をＭＯＳ
型トランジスタで構成し、かつこのセル列の書き込みを
高エネルギーイオン注入により行うという手段を講じた
ものである。

【００１０】本発明でいう半導体記憶装置は、固定デー
タ用不揮発性メモリーで主にＭＯＳ型のものを意味し、
その一例としては、予めゲート電極下のチャネル領域に
不純物添加を行い、閾値電圧の高低によって１，０の情
報を記憶する記憶素子などが含まれる。これ以外にも閾
値を多段階に制御したものや、ソース、ドレイン、の入
れ換えに対して特性が非対称なものなどの各種の固定デ
ータ用不揮発性メモリーに対しても適応できる。

【００１１】本発明の概要を、ゲート電極下に予め不純
物添加を行い、閾値電圧の高低によって１，０の情報を
記憶する固定データ用不揮発性メモリー装置を例にし
て、図１を引用して説明する。図１はＤＲＡＭ，ＳＲＡ
Ｍなどに使われる冗長回路の例を示したものであるが、
今回の発明によれば、冗長回路の構成を変え、プロセス
技術を変更することにより、ＤＲＡＭ，ＳＲＡＭと同様
の方法により、当該不揮発性メモリーの冗長救済技術を
実現出来る。

【００１２】本発明においては、テストにより不良ビッ
トを含む行が発見された場合、まず、その行に含まれる
べき正規のデータをイオン注入によりスペアー行に書き
込む。この書き込みは、素子への配線形成後、或いはそ
の後のパッシベーション膜形成及び電極開口後にテスト
を行った後に行われる。即ち、スペアーメモリーセルへ
のデータ書き込みは高エネルギーイオン注入によりスペ
アー行を構成するＭＯＳトランジスターの閾値電圧を制
御することにより行うことができる。

【００１３】また、この場合、スペアーデコーダーのプ
ログラミングは電気的に書き込み可能な不揮発性装置、
例えばＥＰＲＯＭ，ＥＥＰＲＯＭを使って行うことがで
き、また電気的なフューズ、レーザーフューズなどを用
いて行っても良い。しかし、本発明に即して、スペアー
デコーダーのプログラミングを行うのに最も適した方法
は、図３のスペアーデコーダーＤ２１，Ｄ２２に示した
ように、これらの代わりにＭＯＳトランジスター列Ｔ
１，Ｔ２を使う方法である。即ち、スペアー行への書き
込みと同様に、高エネルギーイオン注入によりトランジ
スターの閾値制御によりｏｎ→ｏｆｆ制御を行う。これ
により、スペアーメモリーセル列及びスペアーデコーダ
ーのプログラミングを共通のプロセスを用いて同時に実
行することも可能となる。スペアーデコーダーを動作さ
せる場合、ＮＭＯＳトランジスタ列を用いるとすれば、
そのゲート電圧は、例えば電源電圧レベルに設定すれば
よい。

【００１４】

【作用】冗長メモリーセル列への置換データの書き込み
が、イオン注入法により行われるため、従来のごとき高
電圧や大電流を用いて書き込みを行う冗長構成装置に比
して、装置面積を縮小でき装置構造の簡略化も可能とな
る。

【００１５】さらに、冗長用スペアーデコーダの選択デ
ータの書き込みが同様なイオン注入法で行われる場合に
は、さらなる素子の面積縮小化、構造簡略化を図ること
ができると共に、前記置換データの書き込みと選択デー
タの書き込みを一括して同時に行えることとなる。

【００１６】

【実施例】以下に、実施例により本発明をより詳細に説
明する。

【００１７】まず、メモリーセル部（図１−１１，Ｓ
１，Ｓ２）の個々のメモリーセルをＮＭＯＳトランジス
ターにて構成し同様にスペアデコーダー部のプログラム
用トランジスター列（図３−Ｔ１，Ｔ２）の個々のトラ
ンジスターもＮＭＯＳトランジスターにて構成する。こ
れらのＮＭＯＳトランジスターの閾値電圧をりんイオン
などの方法によりゲートに加えられるのより低い値、即
ちＯＮ状態となるように設定することにより、公知のよ
うにＮＯＲ型固定データ不揮発性メモリーを形成でき
る。即ち、メモリーセルを構成するトランジスターの閾
値は予め、ゲート電極形成前に動作時にはＯＮ状態（｀
０｀）になるように低く設定されるが、データの書き込
みのために”１”状態に変更したいメモリーセルにはゲ
ート電極形成後に、マスクを用いてボロンイオンをチャ
ンネル領域に打ち込んで例えば電源電圧以上に高閾値化
し、プログラミングする。この時、冗長用の行（スペア
ー行）、及び冗長用デコーダーのフューズ相当（図２の
Ｆ１,Ｆ２）のところを置き換えたトランジスター列Ｔ
１，Ｔ２は”０”状態のメモリーセル同様に、かつ、望
ましくこれと共通のプロセスで動作時にＯＮ状態となる
ように低閾値電圧に設定しておく。更に、これらの素子
をメタル配線或いは、その後の保護膜形成・電極パッド
開口までの工程を行う。図４に本実施例の記憶素子のメ
モリーセルの構成を示す。正規のメモリーセルアレイ、
冗長用メモリーセル列とも同様に構成される。これらの
メモリーセル部は、半導体基板１上に平行複数の帯状ソ
ース２ａおよびドレイン２ｂが配置され、これらに直交
してゲート電極４を配置した構造からなる。メモリーセ
ルトランジスターが並列に並んだ横型メモリーセル構造
になっている。３はゲート絶縁膜、８は情報書き込み不
純物導入領域である。

【００１８】まず、周辺回路形成領域に公知のＬＯＣＯ
Ｓ酸化法により、素子分離領域を形成する。つぎに正規
のメモリーセル領域、冗長用メモリーセル列及びスペア
ーデコーダーのフューズ相当部にりんを予め注入し、こ
れらの領域のトランジスターの閾値電圧が１.０Ｖ以下
になるようにしておく。このうえに所定のフォトレジス
トのマスクを形成してイオン注入法によってシリコン基
板中１に不純物をドープした幅０.５〜２.０μmの帯状
のソース領域２ａ及びドレイン領域２ｂを平行に多数形
成する。この間は、チャネル領域であり、その幅は０.
５〜２.０μmに設定するのが適している。更に、シリコ
ン基板１上に熱酸化法により厚さ１０〜４０nmのゲート
酸化膜を形成する。次にこの上にゲート電極材料を堆積
させ、フォトリソグラフィーによって、ソース、ドレイ
ン領域に直交するように幅０.５〜２.０μm、厚さ０.３
〜０.６μmの断面を有する帯状のゲート電極４を０.５
〜２.０μmの間隔を開けて形成する。このゲート電極
は、例えばＣＶＤ法、スパッタ法を用いて上記絶縁膜上
に多結晶シリコン、高融点金属（Ｗ,Ｔi,Ｐt,Ｍo）やそ
のシリサイド（ＷＳi,ＴiＳi,ＰtＳi,ＭoＳi）を堆積さ
せ、公知のリソグラフィーなどの手法を用いて行うこと
ができ。この後、ゲート電極の上に、ＣＶＤ法で酸化シ
リコン膜３ａを形成する。

【００１９】次に、ゲート電極４とチャネル領域７の交
叉部のうち正規メモリーセル領域の選択された部位に開
口を有するレジストパターン９ａを形成する。この上か
ら、上記ゲート電極の厚さに応じて１２０〜２４０Ｋｅ
ＶのＢ+イオンを照射し、ゲート電極４の下方のチャネ
ル領域７に不純物導入領域８を形成し、記憶情報の書き
込みを行う。

【００２０】この後、周辺回路を構成するトランジスタ
ーのソース、ドレイン部への不純物添加を行い、ＮＳＧ
／ＰＳＧ２層からなる層間絶縁膜をトータル膜厚０.２
〜１.０um形成する。更に、ソース、ドレインのコンタ
クトを形成し、配線を行って素子を完成する。この段階
で、素子の冗長メモリーセル列、及び周辺回路のスペア
コーダーのフューズ相当部の断面構造はそれぞれ図５
（ａ）,（ｂ）の通りであり、閾値電圧を低状態に制御
されたチャネル５１、ゲート電極５２、層間絶縁膜５
３、メタル配線５５、などからなっている。メタル配線
は、Ｗ，Ｍ0，これらのシリサイド、或いはその他の高
融点金属を用いてもよいが、通常はＡｌ系材料、或いは
それとＴｉＷ，ＴｉＮなどの積層構造を用いて形成され
る。

【００２１】ダイソートテスト（ウェハー状態でのテス
ト）はこのような素子に対して行うが、パッシベーショ
ン膜の被覆・加工工程を付加した後に行うことも可能で
ある。テストにおいて正規のメモリーセルアレイ中に不
良ビットが見付かった場合、これを含む行のアドレス情
報をスペアー行に書き込む。これにはマスクを作成して
もよいが、レーザーや電子ビームにより直接描画法でレ
ジスト上にパターン形成することにより、より短期間に
工程を進めることができる。更に、収束イオンビームを
用いたマスクレスの直接描画・注入技術によっても書き
込み可能である。図５（ｃ）,（ｄ）において、レジス
トパターン５６（膜厚１.０〜３.０μm）を形成した
後、通常のメモリーセル書き込みに用いるのより高い３
００〜１０００ＫｅＶのエネルギーでボロンイオン５０
を注入することにより当初ＯＮ状態にあったスペアーメ
モリーセルの所定の部分をゲートに加わる電圧と同等以
上の閾値電圧をもつＯＦＦ状態に変える。スペアデコー
ダーのプログラミングも、スペアーメモリーセルのプロ
グラミングと全く同様に、同時に行うことが出来る。

【００２２】なお、本方法においては、チャネル領域に
均一にイオン注入できることが望ましく、このために、
メタル配線は図５（ｂ）,（ｄ）に示すように高エネル
ギーイオン注入が必要となる可能性のあるチャネル領域
を避けてレイアウトしておくことが望ましい。図６はメ
タル配線形成後、パッシベーション膜形成工程を省いて
ボロンイオン注入した場合のイオン加速電圧とＮＭＯＳ
トランジスターの閾値電圧の関係を示す。ゲート電極の
トータル膜厚は４００nm、層間絶縁膜のトータル膜厚は
６５０nmであった。ゲート電極のトータル膜厚は、良好
な導電性を維持し、かつイオン注入を阻害しないために
０.１５〜０.８μmの範囲に設定するのが望ましい。５
Ｖ以上の閾値電圧を売るための高エネルギーボロンイオ
ン注入のエネルギーは、チャネル上に存在する膜のトー
タル厚に依存し上記ゲート電極厚に対し、メタル配線後
パッシベーション膜形成前にイオン注入する場合３００
〜６００ＫｅＶ、パッシベーション形成後にイオン注入
する場合は６００〜１０００ＫｅＶが望ましい。また、
注入量は１０ ¹³ 〜１０ ¹⁴ cm ^-2 が適している。また、イオ
ンのエネルギーが過剰に高くなると、散乱イオンの横方
向広がりなどにより、近接素子への干渉など悪影響が顕
著となる。この影響を抑え、かつ面積増大を防ぐため
に、図４と同様の構造をもつ冗長メモリーセル列におい
て、セルのゲート電極間の距離は ０.５〜２.０μmに
することが望ましい。又、出来れば注入エネルギーは６
００ＫｅＶ以下に抑えることが望ましく、これには図７
から解るようにパッシベーション工程前に、かつ層間絶
縁膜厚を３００〜８００μmの範囲に設定して行うこと
が望ましい。また注入に用いるレジストパターン５６の
厚さは、阻止能の点から１.０〜３.０μmに設定するこ
とが望ましい。

【００２３】冗長用のイオン注入を行った後、ドープさ
れた不純物を活性化するためのアニールを行う。Ａｌ系
の低融点メタルを用いて配線を形成し、その後にイオン
注入を行う場合には、活性化アニールも５００°Ｃ以下
に抑えることが望ましい。Ｎ2中或はＨ2中、４５０°Ｃ
〜５００°Ｃの温度で０.５〜２時間程度の炉アニール
により、これらトランジスターのリーク電流は１ｎＡ以
下と素子動作に十分な特性が得られる。また、高エネル
ギーイオン注入されたこれらトランジスターの閾値電圧
は、５〜１０Ｖと高い値に設定出来るため、メモリーセ
ルの"０"，"１"の判定に使えるばかりでなく、フューズ
素子によるｏｆｆと同等の機能を果たす事が出来る。

【００２４】上記実施例ではスペアデコーダーのプログ
ラミングにＮＭＯＳトランジスターのＯＦＦ→ＯＮ制御
を用いたが、勿論逆にＯＦＦ→ＯＮ制御する方法を用い
ることも可能である。この場合高エネルギーイオン種と
してはりん（Ｐ），ヒ素（Ａｓ）などを用いることがで
きる。特に、メモリーセルがＯＦＦからＯＮに書き込む
タイプの記憶素子の場合スペアデコーダーのプログラミ
ングと冗長セル列への書き込みを、これらイオンの高エ
ネルギーイオン注入によって同時に行うことができる。

【００２５】

【発明の効果】本発明は、高エネルギーイオン注入を用
いることにより、装置作成後の固定データ用不揮発性メ
モリーの冗長救済技術を提供するものである。これらの
記憶装置は、製造工程の途中にマスクによりデータが固
定されるため、ＤＲＡＭ、ＳＲＡＭに比べて冗長救済が
難しく、従来確立した方法がなかった。これに対し、本
発明は、スペアメモリーセル列へのデータの書き込み、
さらにはスペアデコーダーのプログラミングを高イオン
注入プロセスで行う事により、より効果的に冗長救済を
行うことができる。さらに、レーザー、電子或いはイオ
ンなどの直接描画技術を併用することにより、短期間に
高いスループットで冗長救済を行うことが出来、装置の
大容量化、高歩留り化に効果は極めて大きい。

【００２６】なお、当技術は、冗長救済だけでなく、固
定データの部分的なデータ変更技術、更には短納期対応
のデータ書き込みとして応用可能なことは言を持たな
い。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置を含む、冗長回路を有
する記憶装置の回路構成図である。

【図２】図１の記憶装置におけるスペアデコーダーの一
例を示す構成説明図である。

【図３】同じくスペアデコーダーの他の例を示す構成説
明図である。

【図４】本発明の実施例の記憶装置を示すもので、
（ａ）は平面構成図、（ｂ）はＡ−Ａ′の断面構成図、
（ｃ）はＣ−Ｃ′の断面構成図である。

【図５】本発明の実施例の記憶装置における冗長用メモ
リーセルトランジスタとスペアデコーダトランジスタの
断面構造（ａ）、（ｂ）とイオン注入状態（ｃ）、
（ｄ）を各々示す図である。

【図６】本発明におけるイオン注入エネルギーとトラン
ジスタの閾値電圧との関係を例示するグラフ図である。

【図７】本発明におけるイオン注入時の層間絶縁膜の膜
厚とトランジスタの閾値電圧との関係を例示するグラフ
図である。

【符号の説明】

１ シリコン基板 ２ａ ソース領域 ２ｂ ドレイン領域 ３ ゲート絶縁膜 ４ ゲート電極 ７ チャネル領域 ８ 情報書き込み不純物導入領域 ９ レジストパターン １１ 正規のメモリーセルアレイ １２ 読出／書込回路 １３ スペアデコーダー １４ 正規のデコーダー Ｃ１ 不良ビット Ｓ１、Ｓ２ スペアメモリーセル列 ５０ 高エネルギーボロンイオン ５１,５１′ チャネル領域 ５２ ゲート電極 ５３ 層間絶縁膜 ５５ メタル配線 ５６ レジストパターン

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリーセルアレイと冗長回路とを備
   え、 該冗長回路が、ＭＯＳトランジスタからなる冗長用メモ
   リーセル列と、ＭＯＳトランジスタからなり、かつ 該冗長用メモリーセ
   ル列の１以上を選択して前記メモリーセルアレイのセル
   列と置換する少なくとも１つの冗長用スペアデコーダと
   で構成された不揮発性半導体記憶装置の製造に際して、 前記冗長用メモリーセル列及び冗長用スペアデコーダを
   構成するＭＯＳトランジスタを形成し、さらに該ＭＯＳ
   トランジスタを接続するためのメタル配線形成後又はメ
   タル配線上に形成される保護膜／開口形成後に、所定の
   ＭＯＳトランジスタのチャネル領域に高エネルギーイオ
   ンを注入することにより、前記冗長用メモリーセル列に
   置換データの書き込みを行うと同時に、冗長用スペアデ
   コーダに選択データの書き込みを行う ことを特徴とする
   冗長救済された半導体記憶装置の製造方法。
2. 【請求項２】 高エネルギーイオンが、３００〜１００
   ０ｋｅＶのエネルギーを有する請求項１記載の製造方
   法。