JPS61152060A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は半導体装置に関し、詳しくはマスクＲＯＭの書
込み技術に適用して有効な技術に関するものである。

［背景技術］ 従来のマスクＲＯＭの書込みには種々の方法がとられて
いる。たとえば、書込みを行うメモリセルが形成される
領域を厚いフィールド絶縁膜で覆い、このフィールド絶
縁膜上にゲート電極が形成されてもメモリセルが電気的
に存在しないのと等価にし、これによって書込みを行う
方法、あるいは、書込みを行うメモリセルが形成される
半導体活性領域にイオン打込みを行い、あらかじめしき
い値電圧を制御し、しきい値電圧の差によって書込みを
行う方法が一般に知られている。

ところで、このような従来の方法においては、ゲート電
極形成前に書込みのイオン打込みや厚いフィールド絶縁
膜の形成を行っている。このようにウェハプロセスの比
較的初期工程で書込んでいるため書き換えのターンアラ
ウンド時間が長いという問題があった。マスクＲＯＭに
ついては、たとえば、サイエンスフォーラム社発行、超
り、ＳＩデバイスハンドブック、昭和５８年１１月２８
日発行。

Ｐ１１３〜Ｐ１１４に示されている。

［発明の目的］ 本発明の目的は、ＲＯＭの書込みをウェハプロセスの比
較的最終プロセスで行えるようにする技術を提供するも
のである。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

本発明は金属ゲートあるいは金属シリサイドゲートにお
けるψ、、（シリコンと金属あるいは金属シリサイドと
の仕事函数の差）が、多結晶シリコンのφ１と異なるこ
とに着目してなされた。すなわち、第１のゲート電極材
料である多結晶シリコンと第２のゲート電極材料とを順
次堆積した二層構造のゲート電極を形成し、二層構造の
ゲート電極のうち書込みを行うマスクＲＯＭ素子に対応
する二層構造のゲート電極をシリサイド化して単層構造
のゲート電極としている。このシリサイド化は二層構造
のゲート電極を形成した後、たとえば、レーザビームア
ニールやエレクトロンビームアニール等によって行うこ
とができる。このように、二層構造のゲート電極を形成
後に書込み工程を行っているので比較的最終のプロセス
でこの書込みを行なえる。たとえば、書込みを行うメモ
リセルの上にＡＱ配線が積層しないパターニングを選択
すれば、最上層の保護層形成後に書込°みを行うことも
可能である。

［実施例］ 本発明の半導体装置の一実施例を第１図から第３図を参
照して説明する。まず、マスクＲＯＭ’のゲート電極は
、ゲート絶縁膜を形成した後に、第１のゲート電極材料
である多結晶シリコンを全面に堆積し、次に第２のゲー
ト電極材料をその上に堆積した後、所要の形状にエツチ
ングして形成される。

第１のゲート電極材料である多結晶シリコンの膜厚は約
５００オングストローム以上が好ましい。

このように設定することによって、後述する所望のψ１
を確保できる。また、第２のゲート電極材料は、たとえ
ば、金属シリサイドあるいは高融点金属である。前者の
ポリサイドゲートは、たとえば、タングステン、モリブ
デン、タンタル、チタン、白金等の金属シリサイドを用
いることが可能であり、後者の高融点金属／多結晶シリ
コンゲートは同様の金属を用いることが可能である。

さて、このような二層構造のゲート電極は、たとえば、
レーザビームあるいはエレクトロンビームを照射しアニ
ールすることによって単層構造の金属シリサイドゲート
とすることができる。これを第１図を参照して説明する
と、符号１が二層構造のゲート電極、符号２が二層構造
のゲート電極をアニールによりシリサイド化した単層構
造のゲート電極を示す、なお１図中符号１０は、たとえ
ば、Ｐ型シリコン半導体基板、符号１１．１２は各々ソ
ースおよびドレインの半導体領域、符号１３はフィール
ド絶縁膜である５ｉ０２膜、そして符号１４はゲート絶
縁膜である５ｉ０２膜である。符号３は第１のゲート電
極材料である多結晶シリコン、そして符号４は第２のゲ
ート電極材料である金属シリサイドあるいは高融点金属
を示す。

第１図において説明したように、多結晶シリコン３の膜
厚が５００オングストロ一ム程度以上の場合、ポリサイ
ドあるいは高融点金属／多結晶シリコンの二層構造のゲ
ート電極１におけるφつは多結晶シリコンゲートと同程
度となる。これに対して、単層構造の金属シリサイドの
ゲート電極２におけるφ１は多結晶シリコンゲートと異
なり。

たとえば、Ｎチャネルの場合のしきい値電圧は多結晶シ
リコンゲートに比べて０．６ｖ程度高くなっている１本
発明はこのしきい値電圧の差を読出しに利用している。

このようにゲート電極を形成後に、書込みを行っている
ので従来の方法よりも工程が完成するまでの時間が短く
、たとえば、デバッグまでの時間や納期を短縮できる。

さらに１本発明においては。

第２図および第３図に示すように、書込みの行なわれる
メモリセルのゲート電極上にアルミニウム配線が積層し
ないようにバターニングをとることによって、さらに最
終に短い工程で書込みが行なえる。

すなわち、第２図においては、アルミニウム配線１５を
層間絶縁膜１６を介して行った後に書込みを行っている
。なお、第２図において第１図と同様の構成要素に対し
ては同一符号を付し、その説明を省略する。また、第２
図においては、エレクトロンビーム直接描画によりマス
クなしで行なえることは第１図の場合と同じである。

さらに、第３図においては、さらに最上層の保護膜１７
を形成し、たとえばアルミニウムマスクなどのエレクト
ロンビームを遮蔽する膜１８を介してエレクトロンビー
ムによるアニールを行って書込みを行っている。このよ
うにすることによって、最終工程後のアルミニウムマス
ク１８の形成を経て書込みができるので書き換えのター
ンアラウンド時間が最小となる。また、エレクトロンビ
ーム遮蔽膜１８を用いないで、エレクトロン直接描画も
可能である。なお、第３図において第２図と同様の構成
要素に対して同一符号を付し、その説明を省略する。

［効果］ ポリサイドゲートあるいは高融点金属／多結晶シリコン
ゲートの二層構造ゲートと、二層構造ゲートをシリサイ
ド化した単層構造ゲートとを書込まれたメモリセルおよ
び書込まれてないメモリセルとしている。ポリサイドゲ
ートあるいは高融点金属／多結晶シリコンゲートと、金
属シリサイドゲートとは各々のψ、が異なり、従って、
そのしきい値電圧の差を書込みおよび読出しに利用でき
る。シリサイド化はメモリセルのすべてに二層構造ゲー
トを形成した後に行うことができ、たとえば、書込みを
行うメモリセルのゲート電極上にアルミニウム配線が積
層しなければ、さらに最終の工程で書込みを行えるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

［利用分野］ 本発明はマスクＲＯＭおよびその応用製品である冗長回
路等に適用できる。

【図面の簡単な説明】

第１図から第３図は、本発明の半導体装置において、読
込みを行うメモリセルのゲート電極のシリサイド化を行
う時期の例を示し、第１図はゲート電極形成後、第２＠
はアルミニウム配線後、そして第３図は保護膜形成後の
例である。 １・・・二層構造のゲート電極、２・・・単層構造のゲ
ート電極、３・・・第１のゲート電極材料、４・・・第
２のゲート電極材料、１０・・・半導体基板、１１．１
２・・・ソースおよびドレイン領域。 １３・・・フィールド絶縁膜、１４・・・ゲート絶縁膜
。

Claims (1)

【特許請求の範囲】
1. １、第１のゲート電極材料である多結晶シリコンと第２
   のゲート電極材料とを順次堆積した二層構造のゲート電
   極を形成し、書込みを行うマスクＲＯＭ素子に対応する
   前記二層構造のゲート電極をシリサイド化して単層構造
   のゲート電極とし、前記二層構造および単層構造のマス
   クＲＯＭ素子の各々のしきい値電圧の差を利用して読出
   しを行うことを特徴とする半導体装置。