JPH09232452A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09232452A JPH09232452A JP8036790A JP3679096A JPH09232452A JP H09232452 A JPH09232452 A JP H09232452A JP 8036790 A JP8036790 A JP 8036790A JP 3679096 A JP3679096 A JP 3679096A JP H09232452 A JPH09232452 A JP H09232452A
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Abstract
(57)【要約】
【課題】 それぞれがフラッシュメモリを有する、記憶
保持特性の良好な切り替え素子と、書き換え特性の良好
な記憶素子とを備えた半導体記憶装置及びその製造方法
を得る。 【解決手段】 トンネル酸化膜２ａの膜厚が厚いフラッ
シュメモリ９を有し、欠陥ビットのアドレス選択時に欠
陥ビットへの電気的な接続状態を解除し冗長ビットに接
続する切り替え素子と、トンネル酸化膜２ｂの膜厚が薄
いフラッシュメモリ１０を有し、情報を記憶する記憶素
子とを設けるとともに、上記フラッシュメモリ９、１０
にはそれぞれ、半導体基板１上にトンネル酸化膜２ａ、
２ｂを介して形成される浮遊ゲート電極３ａ、３ｂと、
この浮遊ゲート電極３ａ、３ｂ上に層間絶縁膜４ａ、４
ｂを介して形成される制御ゲート電極５ａ、５ｂとを設
ける。
保持特性の良好な切り替え素子と、書き換え特性の良好
な記憶素子とを備えた半導体記憶装置及びその製造方法
を得る。 【解決手段】 トンネル酸化膜２ａの膜厚が厚いフラッ
シュメモリ９を有し、欠陥ビットのアドレス選択時に欠
陥ビットへの電気的な接続状態を解除し冗長ビットに接
続する切り替え素子と、トンネル酸化膜２ｂの膜厚が薄
いフラッシュメモリ１０を有し、情報を記憶する記憶素
子とを設けるとともに、上記フラッシュメモリ９、１０
にはそれぞれ、半導体基板１上にトンネル酸化膜２ａ、
２ｂを介して形成される浮遊ゲート電極３ａ、３ｂと、
この浮遊ゲート電極３ａ、３ｂ上に層間絶縁膜４ａ、４
ｂを介して形成される制御ゲート電極５ａ、５ｂとを設
ける。
Description
【０００１】
【発明の属する技術分野】この発明はフラッシュメモリ
を有する半導体記憶装置に関するものである。
を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ等の半導体記憶装置におい
ては、製造時において発生する異物などの影響により生
ずる欠陥を救済するため、冗長回路が予め設けられてい
る。これにより、万一、欠陥ビットが存在し、かつ、そ
の欠陥ビットのアドレス選択が行われた場合において
も、その欠陥ビットへの電気的な接続を解除し、その代
わりに、冗長ビットに電気的な接続を切り替えること
で、所望の動作が可能となり良品を得ることが可能とな
る。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ等の半導体記憶装置におい
ては、製造時において発生する異物などの影響により生
ずる欠陥を救済するため、冗長回路が予め設けられてい
る。これにより、万一、欠陥ビットが存在し、かつ、そ
の欠陥ビットのアドレス選択が行われた場合において
も、その欠陥ビットへの電気的な接続を解除し、その代
わりに、冗長ビットに電気的な接続を切り替えること
で、所望の動作が可能となり良品を得ることが可能とな
る。
【０００３】この欠陥ビットを冗長ビットに切り替える
方法としては、従来は、ポリシリコン配線などのヒュー
ズを形成しておき、このヒューズをレーザービーム照射
などにより切断する方法を採っていた。しかし、上記の
ような切り替え方法では、ヒューズの切断時においてそ
の切り屑などが発生し、それにより欠陥ビットが発生し
歩留まりが下がるといった問題があった。
方法としては、従来は、ポリシリコン配線などのヒュー
ズを形成しておき、このヒューズをレーザービーム照射
などにより切断する方法を採っていた。しかし、上記の
ような切り替え方法では、ヒューズの切断時においてそ
の切り屑などが発生し、それにより欠陥ビットが発生し
歩留まりが下がるといった問題があった。
【０００４】そこで、上記のような問題を解決するた
め、フラッシュメモリを情報を記憶する記憶素子に用い
ると同時に、欠陥ビットのアドレス選択時に欠陥ビット
への電気的な接続状態を解除し冗長ビットに接続する切
り替え素子にも利用する半導体記憶装置が提案されてい
る。
め、フラッシュメモリを情報を記憶する記憶素子に用い
ると同時に、欠陥ビットのアドレス選択時に欠陥ビット
への電気的な接続状態を解除し冗長ビットに接続する切
り替え素子にも利用する半導体記憶装置が提案されてい
る。
【０００５】ここで、フラッシュメモリとは、電気的な
書き込み、消去が可能で、電源を切った場合においても
情報を保持し続けることが可能な素子であり、その構造
は、図１３に示すように、例えばＰ型のシリコン基板か
らなる半導体基板１上に形成される１００Å程度の膜厚
を有するトンネル酸化膜２と、このトンネル酸化膜２上
に形成される例えばポリシリコンからなる浮遊ゲート電
極３と、この浮遊ゲート電極３上に形成される層間絶縁
膜４と、この層間絶縁膜４上に形成され制御ゲート電極
５と、このゲート電極３、５の下の半導体基板１に互い
に対向して形成される例えばＮ型の拡散領域からなるソ
ース６及びドレイン７を備えている。
書き込み、消去が可能で、電源を切った場合においても
情報を保持し続けることが可能な素子であり、その構造
は、図１３に示すように、例えばＰ型のシリコン基板か
らなる半導体基板１上に形成される１００Å程度の膜厚
を有するトンネル酸化膜２と、このトンネル酸化膜２上
に形成される例えばポリシリコンからなる浮遊ゲート電
極３と、この浮遊ゲート電極３上に形成される層間絶縁
膜４と、この層間絶縁膜４上に形成され制御ゲート電極
５と、このゲート電極３、５の下の半導体基板１に互い
に対向して形成される例えばＮ型の拡散領域からなるソ
ース６及びドレイン７を備えている。
【０００６】又、フラッシュメモリは、ドレイン７近傍
の高電界により発生したホットエレクトロンの浮遊ゲー
ト電極３への注入により書き込みを行い、浮遊ゲート電
極３とソース６の間の高電界による浮遊ゲート電極３か
らソース６への電子の引き抜きにより消去を行ってい
る。
の高電界により発生したホットエレクトロンの浮遊ゲー
ト電極３への注入により書き込みを行い、浮遊ゲート電
極３とソース６の間の高電界による浮遊ゲート電極３か
らソース６への電子の引き抜きにより消去を行ってい
る。
【０００７】ここで、上記消去動作時において、消去の
開始から終了までに必要な消去時間は、上記浮遊ゲート
電極３からソース６への電流が大きいほど短くなるが、
この電流はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流（以
下、ＦＮ電流と呼ぶ。）と呼ばれ、浮遊ゲート電極３と
ソース６の間の電界に対して極めて敏感である。又、こ
の電界は浮遊ゲート電極３とソース６の間に印加される
電圧を上記トンネル酸化膜２の厚さで除したものであ
る。
開始から終了までに必要な消去時間は、上記浮遊ゲート
電極３からソース６への電流が大きいほど短くなるが、
この電流はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流（以
下、ＦＮ電流と呼ぶ。）と呼ばれ、浮遊ゲート電極３と
ソース６の間の電界に対して極めて敏感である。又、こ
の電界は浮遊ゲート電極３とソース６の間に印加される
電圧を上記トンネル酸化膜２の厚さで除したものであ
る。
【０００８】このため、トンネル酸化膜２の膜厚が厚く
なれば電界は弱まり、ＦＮ電流が減少し、消去時間が長
くなる。したがって、良好な書き換え特性を得るために
はトンネル酸化膜２の膜厚を薄くする必要がある。実際
の製品においては、トンネル酸化膜の品質維持、製造精
度、ストレス起因電流などの問題より１００Å程度の膜
厚が用いられている。
なれば電界は弱まり、ＦＮ電流が減少し、消去時間が長
くなる。したがって、良好な書き換え特性を得るために
はトンネル酸化膜２の膜厚を薄くする必要がある。実際
の製品においては、トンネル酸化膜の品質維持、製造精
度、ストレス起因電流などの問題より１００Å程度の膜
厚が用いられている。
【０００９】また、ここで、書き込み動作後の記憶保持
状態、つまり、浮遊ゲート電極３にホットエレクトロン
が注入されている状態下では、注入されていない時と比
べてしきい値電圧がシフトし、浮遊ゲート電極３は３Ｖ
程度帯電している。
状態、つまり、浮遊ゲート電極３にホットエレクトロン
が注入されている状態下では、注入されていない時と比
べてしきい値電圧がシフトし、浮遊ゲート電極３は３Ｖ
程度帯電している。
【００１０】上記書き込み動作後の記憶保持状態におい
て、記憶情報の保持が可能な時間は、浮遊ゲート電極３
に蓄えられた電荷の半導体基板１への流出が激しいほど
短くなり、この電荷の流出はＦＮ電流であると想定でき
るため、浮遊ゲート電極３が帯電している電位をトンネ
ル酸化膜２の膜厚で除した値である電界から見積もられ
る。
て、記憶情報の保持が可能な時間は、浮遊ゲート電極３
に蓄えられた電荷の半導体基板１への流出が激しいほど
短くなり、この電荷の流出はＦＮ電流であると想定でき
るため、浮遊ゲート電極３が帯電している電位をトンネ
ル酸化膜２の膜厚で除した値である電界から見積もられ
る。
【００１１】このため、トンネル酸化膜２の膜厚が厚く
なれば電界は弱まり、ＦＮ電流が減少し、記憶情報の保
持可能時間が長くなる。したがって、良好な記憶情報の
保持の信頼性を確保するためにはトンネル酸化膜２の膜
厚を厚くする必要がある。例えば、トンネル酸化膜２の
膜厚を、従来一般的に用いられている１００Åとした場
合、１０年以上の記憶情報の保持が可能と見積もられ
る。しかし、製造上の膜厚のばらつき、テストにより検
出できなかった欠陥などにより、このトンネル酸化膜の
信頼性が低下した場合、電荷の流出が増大し、記憶情報
の保持ができなくなる可能性がある。
なれば電界は弱まり、ＦＮ電流が減少し、記憶情報の保
持可能時間が長くなる。したがって、良好な記憶情報の
保持の信頼性を確保するためにはトンネル酸化膜２の膜
厚を厚くする必要がある。例えば、トンネル酸化膜２の
膜厚を、従来一般的に用いられている１００Åとした場
合、１０年以上の記憶情報の保持が可能と見積もられ
る。しかし、製造上の膜厚のばらつき、テストにより検
出できなかった欠陥などにより、このトンネル酸化膜の
信頼性が低下した場合、電荷の流出が増大し、記憶情報
の保持ができなくなる可能性がある。
【００１２】又、フラッシュメモリは、情報の書き込み
は１バイト毎に可能であるが、消去は例えば１６ｋバイ
ト程度のブロック単位でしか行うことができないという
特徴を有する。
は１バイト毎に可能であるが、消去は例えば１６ｋバイ
ト程度のブロック単位でしか行うことができないという
特徴を有する。
【００１３】上記のような、フラッシュメモリを用いた
切り替えを行う半導体記憶装置においては、切り屑など
の発生がなく切り替えを電気的に行うことができ、ま
た、ヒューズ切断用のレーザー照射装置を必要とせず、
さらに、テスト工程のどの段階においても切り替えが可
能であるため様々な不良発生モードに対応できる。
切り替えを行う半導体記憶装置においては、切り屑など
の発生がなく切り替えを電気的に行うことができ、ま
た、ヒューズ切断用のレーザー照射装置を必要とせず、
さらに、テスト工程のどの段階においても切り替えが可
能であるため様々な不良発生モードに対応できる。
【００１４】
【発明が解決しようとする課題】しかるに、このように
構成された半導体記憶装置においては、一方において、
フラッシュメモリを記憶素子に用いているため、そのフ
ラッシュメモリの記憶情報の消去時間をできる限り短く
して、書換特性を向上する必要があり、他方において、
切り替え素子に用いるため、そのフラッシュメモリの記
憶情報の保持の信頼性をできる限り向上する必要があ
る。しかし、上述のように、書き換え特性はトンネル酸
化膜２の膜厚が薄いほど向上し、一方で、記憶保持の信
頼性はトンネル酸化膜２の膜厚が厚いほど向上するた
め、従来のように１００Å程度の膜厚のトンネル酸化膜
２を有するフラッシュメモリを、記憶素子と切り替え素
子の両方に用いると、記憶保持の信頼性は所望の性能を
示さないものとなるという問題があった。
構成された半導体記憶装置においては、一方において、
フラッシュメモリを記憶素子に用いているため、そのフ
ラッシュメモリの記憶情報の消去時間をできる限り短く
して、書換特性を向上する必要があり、他方において、
切り替え素子に用いるため、そのフラッシュメモリの記
憶情報の保持の信頼性をできる限り向上する必要があ
る。しかし、上述のように、書き換え特性はトンネル酸
化膜２の膜厚が薄いほど向上し、一方で、記憶保持の信
頼性はトンネル酸化膜２の膜厚が厚いほど向上するた
め、従来のように１００Å程度の膜厚のトンネル酸化膜
２を有するフラッシュメモリを、記憶素子と切り替え素
子の両方に用いると、記憶保持の信頼性は所望の性能を
示さないものとなるという問題があった。
【００１５】この発明は上記した点に鑑みてなされたも
のであり、それぞれがフラッシュメモリを有する、記憶
保持特性の良好な素子と、書き換え特性の良好な素子と
を備えた半導体記憶装置及びその製造方法を得ることを
目的とする。
のであり、それぞれがフラッシュメモリを有する、記憶
保持特性の良好な素子と、書き換え特性の良好な素子と
を備えた半導体記憶装置及びその製造方法を得ることを
目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、トンネル酸化膜の膜厚が厚いフラッシュメモ
リを有し、欠陥ビットのアドレス選択時に欠陥ビットへ
の電気的な接続状態を解除し冗長ビットに接続する切り
替え素子と、トンネル酸化膜の膜厚が薄いフラッシュメ
モリを有し、情報を記憶する記憶素子とを設け、上記フ
ラッシュメモリが半導体基板上にトンネル酸化膜を介し
て形成される浮遊ゲート電極と、この浮遊ゲート電極上
に層間絶縁膜を介して形成される制御ゲート電極とを有
することを特徴とするものである。
憶装置は、トンネル酸化膜の膜厚が厚いフラッシュメモ
リを有し、欠陥ビットのアドレス選択時に欠陥ビットへ
の電気的な接続状態を解除し冗長ビットに接続する切り
替え素子と、トンネル酸化膜の膜厚が薄いフラッシュメ
モリを有し、情報を記憶する記憶素子とを設け、上記フ
ラッシュメモリが半導体基板上にトンネル酸化膜を介し
て形成される浮遊ゲート電極と、この浮遊ゲート電極上
に層間絶縁膜を介して形成される制御ゲート電極とを有
することを特徴とするものである。
【００１７】又、切り替え素子が有するフラッシュメモ
リのトンネル酸化膜の膜厚が１００Åより厚いことを特
徴とするものである。
リのトンネル酸化膜の膜厚が１００Åより厚いことを特
徴とするものである。
【００１８】又、トンネル酸化膜の膜厚が厚いフラッシ
ュメモリを有し、長時間の記憶保持が必要な情報を記憶
する第１の記憶素子と、トンネル酸化膜の膜厚が薄いフ
ラッシュメモリを有し、書き換え頻度の高い情報を記憶
する第２の記憶素子とを設け、上記フラッシュメモリが
半導体基板上にトンネル酸化膜を介して形成される浮遊
ゲート電極と、この浮遊ゲート電極上に層間絶縁膜を介
して形成される制御ゲート電極とを有することを特徴と
するものである。
ュメモリを有し、長時間の記憶保持が必要な情報を記憶
する第１の記憶素子と、トンネル酸化膜の膜厚が薄いフ
ラッシュメモリを有し、書き換え頻度の高い情報を記憶
する第２の記憶素子とを設け、上記フラッシュメモリが
半導体基板上にトンネル酸化膜を介して形成される浮遊
ゲート電極と、この浮遊ゲート電極上に層間絶縁膜を介
して形成される制御ゲート電極とを有することを特徴と
するものである。
【００１９】又、それぞれが複数の第１又は第２の記憶
素子のいずれか一方を有する複数のブロックを設け、記
憶情報の消去が上記ブロック毎に行われることを特徴と
するものである。
素子のいずれか一方を有する複数のブロックを設け、記
憶情報の消去が上記ブロック毎に行われることを特徴と
するものである。
【００２０】この発明に係る半導体記憶装置の製造方法
は、半導体基板の一主面に第１及び第２の素子形成領域
を分離するための分離酸化膜を形成する工程と、上記第
１及び第２の素子形成領域の半導体基板表面にトンネル
酸化膜を形成する工程と、上記第１の素子形成領域を耐
エッチング性を有する被覆部材で覆う工程と、上記被覆
部材をマスクとするエッチングにより、上記第２の素子
形成領域の半導体基板表面に形成されているトンネル酸
化膜を除去する工程と、上記被覆部材を除去する工程
と、上記第１の素子形成領域のトンネル酸化膜表面及び
上記第２の素子形成領域の半導体基板表面に、再びトン
ネル酸化膜を形成する工程と、上記第１の素子形成領域
に、当該領域に形成されたトンネル酸化膜を有するフラ
ッシュメモリを形成する工程と、上記第２の素子形成領
域に、当該領域に形成されたトンネル酸化膜を有するフ
ラッシュメモリを形成する工程とを具備するものであ
る。
は、半導体基板の一主面に第１及び第２の素子形成領域
を分離するための分離酸化膜を形成する工程と、上記第
１及び第２の素子形成領域の半導体基板表面にトンネル
酸化膜を形成する工程と、上記第１の素子形成領域を耐
エッチング性を有する被覆部材で覆う工程と、上記被覆
部材をマスクとするエッチングにより、上記第２の素子
形成領域の半導体基板表面に形成されているトンネル酸
化膜を除去する工程と、上記被覆部材を除去する工程
と、上記第１の素子形成領域のトンネル酸化膜表面及び
上記第２の素子形成領域の半導体基板表面に、再びトン
ネル酸化膜を形成する工程と、上記第１の素子形成領域
に、当該領域に形成されたトンネル酸化膜を有するフラ
ッシュメモリを形成する工程と、上記第２の素子形成領
域に、当該領域に形成されたトンネル酸化膜を有するフ
ラッシュメモリを形成する工程とを具備するものであ
る。
【００２１】又、第１及び第２の素子形成領域に形成さ
れたトンネル酸化膜の上に浮遊ゲート電極となる第１の
導電層を形成する工程と、上記第１の導電層上に層間絶
縁膜を形成する工程と、上記層間絶縁膜上に制御ゲート
電極となる第２の導電層を形成する工程と、上記第１の
導電層、層間絶縁膜及び第２の導電層を連続してパター
ニングすることにより、上記各トンネル酸化膜上に、浮
遊ゲート電極と上記浮遊ゲート電極上に上記層間絶縁膜
を介して配置される制御ゲート電極とをそれぞれ形成す
る工程と、上記浮遊ゲート電極をマスクとして、上記第
１及び第２の素子形成領域の半導体基板内部に不純物を
導入することにより、ソース及びドレインを形成する工
程とを具備するものである。
れたトンネル酸化膜の上に浮遊ゲート電極となる第１の
導電層を形成する工程と、上記第１の導電層上に層間絶
縁膜を形成する工程と、上記層間絶縁膜上に制御ゲート
電極となる第２の導電層を形成する工程と、上記第１の
導電層、層間絶縁膜及び第２の導電層を連続してパター
ニングすることにより、上記各トンネル酸化膜上に、浮
遊ゲート電極と上記浮遊ゲート電極上に上記層間絶縁膜
を介して配置される制御ゲート電極とをそれぞれ形成す
る工程と、上記浮遊ゲート電極をマスクとして、上記第
１及び第２の素子形成領域の半導体基板内部に不純物を
導入することにより、ソース及びドレインを形成する工
程とを具備するものである。
【００２２】
実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図１１に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１はＰ型のシリコン基板からなる半導体基板、２ａ
は約２００Åの膜厚のトンネル酸化膜、２ｂは約１００
Åの膜厚のトンネル酸化膜、３ａ、３ｂはこのトンネル
酸化膜２ａ、２ｂの上にそれぞれ形成されたポリシリコ
ンからなる浮遊ゲート電極、４ａ、４ｂはこの浮遊ゲー
ト電極３ａ、３ｂの上に形成された層間絶縁膜、５ａ、
５ｂはこの層間絶縁膜４ａ、４ｂの上に形成された制御
ゲート電極である。
て図１ないし図１１に基づいて説明する。図１はこの発
明の実施の形態１を示す要部断面図であり、図１におい
て、１はＰ型のシリコン基板からなる半導体基板、２ａ
は約２００Åの膜厚のトンネル酸化膜、２ｂは約１００
Åの膜厚のトンネル酸化膜、３ａ、３ｂはこのトンネル
酸化膜２ａ、２ｂの上にそれぞれ形成されたポリシリコ
ンからなる浮遊ゲート電極、４ａ、４ｂはこの浮遊ゲー
ト電極３ａ、３ｂの上に形成された層間絶縁膜、５ａ、
５ｂはこの層間絶縁膜４ａ、４ｂの上に形成された制御
ゲート電極である。
【００２３】６ａは上記半導体基板１の一主面の、上記
ゲート電極３ａ、５ａの直下の一部及びその外側に形成
される、Ｎ型の不純物を含有するソース、７ａは半導体
基板１の一主面の、上記ゲート電極３ａ、５ａの直下の
一部及びその外側のソース６ａに対向する位置に形成さ
れる、Ｎ型の不純物を含有するドレインであり、６ｂは
上記半導体基板１の一主面の、上記ゲート電極３ｂ、５
ｂの直下の一部及びその外側に形成される、Ｎ型の不純
物を含有するソース、７ｂは半導体基板１の一主面の、
上記ゲート電極３ｂ、５ｂの直下の一部及びその外側の
ソース６ｂに対向する位置に形成される、Ｎ型の不純物
を含有するドレインである。
ゲート電極３ａ、５ａの直下の一部及びその外側に形成
される、Ｎ型の不純物を含有するソース、７ａは半導体
基板１の一主面の、上記ゲート電極３ａ、５ａの直下の
一部及びその外側のソース６ａに対向する位置に形成さ
れる、Ｎ型の不純物を含有するドレインであり、６ｂは
上記半導体基板１の一主面の、上記ゲート電極３ｂ、５
ｂの直下の一部及びその外側に形成される、Ｎ型の不純
物を含有するソース、７ｂは半導体基板１の一主面の、
上記ゲート電極３ｂ、５ｂの直下の一部及びその外側の
ソース６ｂに対向する位置に形成される、Ｎ型の不純物
を含有するドレインである。
【００２４】８は上記半導体基板１の一主面に形成さ
れ、複数の素子形成領域を電気的に分離するための分離
酸化膜である。９はトンネル酸化膜２ａ、浮遊ゲート電
極３ａ、層間絶縁膜４ａ、制御ゲート電極５ａ、ソース
６ａ及びドレイン７ａ等からなる切り替え素子用のフラ
ッシュメモリであり、１０はトンネル酸化膜２ｂ、浮遊
ゲート電極３ｂ、層間絶縁膜４ｂ、制御ゲート電極５
ｂ、ソース６ｂ及びドレイン７ｂ等からなる記憶素子用
のフラッシュメモリである。１１はコンタクトホール１
１ａ，１１ｂを有する絶縁膜、１２ａ，１２ｂは金属配
線、１３は絶縁膜である。
れ、複数の素子形成領域を電気的に分離するための分離
酸化膜である。９はトンネル酸化膜２ａ、浮遊ゲート電
極３ａ、層間絶縁膜４ａ、制御ゲート電極５ａ、ソース
６ａ及びドレイン７ａ等からなる切り替え素子用のフラ
ッシュメモリであり、１０はトンネル酸化膜２ｂ、浮遊
ゲート電極３ｂ、層間絶縁膜４ｂ、制御ゲート電極５
ｂ、ソース６ｂ及びドレイン７ｂ等からなる記憶素子用
のフラッシュメモリである。１１はコンタクトホール１
１ａ，１１ｂを有する絶縁膜、１２ａ，１２ｂは金属配
線、１３は絶縁膜である。
【００２５】つぎに、このように構成された半導体装置
の製造方法について図２ないし図１１を用いて説明す
る。図２ないし図１１は本実施の形態１を示す半導体装
置を工程順に示すものである。まず図２に示されるよう
に、半導体基板１の表面に、ＬＯＣＯＳ（ＬｏｃａｌＯ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などを用
いて、切り替え素子用フラッシュメモリ９を形成するた
めの半導体基板１の一主面の所望の領域である切り替え
素子形成領域１６と、記憶素子用フラッシュメモリ１０
を形成するための半導体基板１の一主面の所望の他の領
域である記憶素子形成領域１７を電気的に分離するため
の分離酸化膜８を形成する。
の製造方法について図２ないし図１１を用いて説明す
る。図２ないし図１１は本実施の形態１を示す半導体装
置を工程順に示すものである。まず図２に示されるよう
に、半導体基板１の表面に、ＬＯＣＯＳ（ＬｏｃａｌＯ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などを用
いて、切り替え素子用フラッシュメモリ９を形成するた
めの半導体基板１の一主面の所望の領域である切り替え
素子形成領域１６と、記憶素子用フラッシュメモリ１０
を形成するための半導体基板１の一主面の所望の他の領
域である記憶素子形成領域１７を電気的に分離するため
の分離酸化膜８を形成する。
【００２６】次に、図３に示すように、半導体基板１表
面の分離酸化膜８を除く部分に、例えば熱酸化法を用い
て、切り替え素子用フラッシュメモリ９のトンネル酸化
膜２ａとなる膜厚約１５０Åの第１のトンネル酸化膜１
８を形成する。
面の分離酸化膜８を除く部分に、例えば熱酸化法を用い
て、切り替え素子用フラッシュメモリ９のトンネル酸化
膜２ａとなる膜厚約１５０Åの第１のトンネル酸化膜１
８を形成する。
【００２７】次に、図４に示すように、半導体基板１上
にレジスト１９を塗布し、写真製版技術を用いてレジス
ト１９をパターニングすることにより、切り替え素子形
成領域１６をこのレジスト１９で覆う。その後、このレ
ジスト１９をマスクとして、エッチングを行うことによ
り、記憶素子形成領域１７に形成されている第１のトン
ネル酸化膜１８を除去する。そして、上記レジスト１９
を除去する。
にレジスト１９を塗布し、写真製版技術を用いてレジス
ト１９をパターニングすることにより、切り替え素子形
成領域１６をこのレジスト１９で覆う。その後、このレ
ジスト１９をマスクとして、エッチングを行うことによ
り、記憶素子形成領域１７に形成されている第１のトン
ネル酸化膜１８を除去する。そして、上記レジスト１９
を除去する。
【００２８】次に、図５に示すように、半導体基板１の
全面に、熱酸化法等を用いて、記憶素子用フラッシュメ
モリ１０のトンネル酸化膜２ｂとなる膜厚約１００Åの
第２のトンネル酸化膜２０を形成する。この時、第１の
トンネル酸化膜１８は、この酸化が終了する時点で約２
００Åの膜厚となる。
全面に、熱酸化法等を用いて、記憶素子用フラッシュメ
モリ１０のトンネル酸化膜２ｂとなる膜厚約１００Åの
第２のトンネル酸化膜２０を形成する。この時、第１の
トンネル酸化膜１８は、この酸化が終了する時点で約２
００Åの膜厚となる。
【００２９】次に、図６に示すように、半導体基板１の
全面に、例えばポリシリコン層からなる第１の導電層２
１を化学気相成長法などを用いて堆積し、この第１の導
電層２１を、通常の写真製版技術及びエッチング技術を
用い、例えばＸ方向（図６においては、紙面に垂直方
向）にのみパターニングする。
全面に、例えばポリシリコン層からなる第１の導電層２
１を化学気相成長法などを用いて堆積し、この第１の導
電層２１を、通常の写真製版技術及びエッチング技術を
用い、例えばＸ方向（図６においては、紙面に垂直方
向）にのみパターニングする。
【００３０】次に、図７に示すように、熱酸化法、又
は、化学気相成長法等を用いて、上記Ｘ方向のみパター
ニングされた第１の導電層２１上に層間絶縁膜２２を形
成する。次に、図８に示すように、この層間絶縁膜２２
上に化学気相成長法等を用いて、例えばポリシリコンと
高融点金属のシリサイドとの多層膜等からなる第２の導
電層２３を形成する。
は、化学気相成長法等を用いて、上記Ｘ方向のみパター
ニングされた第１の導電層２１上に層間絶縁膜２２を形
成する。次に、図８に示すように、この層間絶縁膜２２
上に化学気相成長法等を用いて、例えばポリシリコンと
高融点金属のシリサイドとの多層膜等からなる第２の導
電層２３を形成する。
【００３１】その後、通常の写真製版技術を用い、これ
ら積層された第１の導電層２１、層間絶縁膜２２及び第
２の導電層２３を、連続して、例えばＹ方向（図６及び
図８においては、紙面に平行な方向）にパターニングす
ることにより、切り替え素子形成領域１６に位置する上
記第１のトンネル酸化膜１８上に浮遊ゲート電極３ａ
を、この浮遊ゲート電極３ａ上に層間絶縁膜４ａを、こ
の層間絶縁膜４ａ上に制御ゲート電極５ａを形成する。
又、これと同時に、記憶素子形成領域１７に位置する上
記第２のトンネル酸化膜２０上に浮遊ゲート電極３ｂ
を、この浮遊ゲート電極３ｂ上に層間絶縁膜４ｂを、こ
の層間絶縁膜４ｂ上に制御ゲート電極５ｂを形成する。
ら積層された第１の導電層２１、層間絶縁膜２２及び第
２の導電層２３を、連続して、例えばＹ方向（図６及び
図８においては、紙面に平行な方向）にパターニングす
ることにより、切り替え素子形成領域１６に位置する上
記第１のトンネル酸化膜１８上に浮遊ゲート電極３ａ
を、この浮遊ゲート電極３ａ上に層間絶縁膜４ａを、こ
の層間絶縁膜４ａ上に制御ゲート電極５ａを形成する。
又、これと同時に、記憶素子形成領域１７に位置する上
記第２のトンネル酸化膜２０上に浮遊ゲート電極３ｂ
を、この浮遊ゲート電極３ｂ上に層間絶縁膜４ｂを、こ
の層間絶縁膜４ｂ上に制御ゲート電極５ｂを形成する。
【００３２】この時、浮遊ゲート電極３ａの下に位置す
る第１のトンネル酸化膜１８は、切り替え素子用フラッ
シュメモリ９のトンネル酸化膜２ａに相当することとな
り、同様に、浮遊ゲート電極３ｂの下に位置する第２の
トンネル酸化膜２０は、記憶素子用フラッシュメモリ１
０のトンネル酸化膜２ｂに相当することとなる。
る第１のトンネル酸化膜１８は、切り替え素子用フラッ
シュメモリ９のトンネル酸化膜２ａに相当することとな
り、同様に、浮遊ゲート電極３ｂの下に位置する第２の
トンネル酸化膜２０は、記憶素子用フラッシュメモリ１
０のトンネル酸化膜２ｂに相当することとなる。
【００３３】その後、イオン注入技術などを用い、上記
浮遊ゲート電極３ａ、３ｂをマスクとして、切り替え素
子形成領域１６の半導体基板１内部にソース６ａ及びド
レイン７ａを、また記憶素子形成領域１７の半導体基板
１内部にソース６ｂ及びドレイン７ｂを形成する。
浮遊ゲート電極３ａ、３ｂをマスクとして、切り替え素
子形成領域１６の半導体基板１内部にソース６ａ及びド
レイン７ａを、また記憶素子形成領域１７の半導体基板
１内部にソース６ｂ及びドレイン７ｂを形成する。
【００３４】次に、図９に示すように、化学気相成長法
等を用いて、上記制御ゲート電極５ａ等が形成されてい
る半導体基板１上の全面に層間絶縁膜１１を形成する。
その後、通常の写真製版技術を用い、上記制御ゲート電
極５ａ、５ｂおよびソース６ａ、６ｂドレイン７ａ、７
ｂ等と、層間絶縁膜１１上に形成される金属配線層１２
ａ，１２ｂとを電気的に接続するためのコンタクトホー
ル１１ａ，１１ｂを、この層間絶縁膜１１の所望の位置
に形成する。
等を用いて、上記制御ゲート電極５ａ等が形成されてい
る半導体基板１上の全面に層間絶縁膜１１を形成する。
その後、通常の写真製版技術を用い、上記制御ゲート電
極５ａ、５ｂおよびソース６ａ、６ｂドレイン７ａ、７
ｂ等と、層間絶縁膜１１上に形成される金属配線層１２
ａ，１２ｂとを電気的に接続するためのコンタクトホー
ル１１ａ，１１ｂを、この層間絶縁膜１１の所望の位置
に形成する。
【００３５】次に、図１０に示すように、この層間絶縁
膜１９上にスパッタ法等を用いて、例えばアルミ合金等
からなる金属膜を形成し、この金属膜を通常の写真製版
技術などを用いてパターニングすることにより、ビット
ライン又はソースラインなどを構成する金属配線層２０
を形成する。
膜１９上にスパッタ法等を用いて、例えばアルミ合金等
からなる金属膜を形成し、この金属膜を通常の写真製版
技術などを用いてパターニングすることにより、ビット
ライン又はソースラインなどを構成する金属配線層２０
を形成する。
【００３６】次に、図１１に示すように、この層間絶縁
膜１１及び金属配線層１２ａ，１２ｂ上に、化学気相成
長法等を用いて表面保護膜１３を形成する。
膜１１及び金属配線層１２ａ，１２ｂ上に、化学気相成
長法等を用いて表面保護膜１３を形成する。
【００３７】このように構成された半導体装置において
は、切り替え素子と記憶素子のどちらもフラッシュメモ
リを用いて形成され、かつ、この切り替え素子の記憶保
持特性と記憶素子の書き換え特性のどちらも良好である
という効果を有する。又、上記実施の形態１において
は、半導体基板１としてＰ型のＳｉ基板を用いている
が、Ｎ型のＳｉ基板を用いるなど、半導体基板１、ソー
ス６ａ、６ｂ、ドレイン領域７ａ、７ｂ等の極性を反対
にしても良く、この場合においても、上記と同様の効果
を得ることができる。
は、切り替え素子と記憶素子のどちらもフラッシュメモ
リを用いて形成され、かつ、この切り替え素子の記憶保
持特性と記憶素子の書き換え特性のどちらも良好である
という効果を有する。又、上記実施の形態１において
は、半導体基板１としてＰ型のＳｉ基板を用いている
が、Ｎ型のＳｉ基板を用いるなど、半導体基板１、ソー
ス６ａ、６ｂ、ドレイン領域７ａ、７ｂ等の極性を反対
にしても良く、この場合においても、上記と同様の効果
を得ることができる。
【００３８】実施の形態２．実施の形態１では切り替え
用素子のトンネル酸化膜の膜厚を厚くする場合を示した
が、フラッシュメモリの使用環境によっては記憶セル内
に複数の膜厚を作り分けることも可能である。例えば、
図１２に示すように消去ブロック毎に膜厚を変えること
によって、全ビット一括消去するのではなく、記憶容量
を分割しブロック毎に消去できるように構成することが
できる。
用素子のトンネル酸化膜の膜厚を厚くする場合を示した
が、フラッシュメモリの使用環境によっては記憶セル内
に複数の膜厚を作り分けることも可能である。例えば、
図１２に示すように消去ブロック毎に膜厚を変えること
によって、全ビット一括消去するのではなく、記憶容量
を分割しブロック毎に消去できるように構成することが
できる。
【００３９】図１２では８個のブロック１０１〜１０８
に分割した例を示している。フラッシュメモリを使用す
るシステムにおいて、書換えを殆ど行わずに長期間ん記
憶保持特性を優先させたい情報と、頻繁に書換えを行う
情報の２種類を取り扱う場合に、ブロック１０１、１０
２では各素子のトンネル酸化膜の膜厚を、他のブロック
のそれより厚くしておき、高信頼性が求められる記憶情
報の記憶を行わせる。一方他のブロックでは書換え頻度
の高い情報を記憶させることによって、情報の書換えを
高速に行わせことが可能となる。
に分割した例を示している。フラッシュメモリを使用す
るシステムにおいて、書換えを殆ど行わずに長期間ん記
憶保持特性を優先させたい情報と、頻繁に書換えを行う
情報の２種類を取り扱う場合に、ブロック１０１、１０
２では各素子のトンネル酸化膜の膜厚を、他のブロック
のそれより厚くしておき、高信頼性が求められる記憶情
報の記憶を行わせる。一方他のブロックでは書換え頻度
の高い情報を記憶させることによって、情報の書換えを
高速に行わせことが可能となる。
【００４０】以上のようにこの実施の形態２では記憶情
報の種類により高度の記憶信頼性を優先する情報と書換
えの高速性を優先する情報を一つのチップ上で取り扱う
ことができる。
報の種類により高度の記憶信頼性を優先する情報と書換
えの高速性を優先する情報を一つのチップ上で取り扱う
ことができる。
【００４１】
【発明の効果】この発明に係る半導体記憶装置及びその
製造方法は、フラッシュメモリを用いて、記憶保持特性
の良好な素子と書き換え特性の良好な素子を形成するこ
とができるという効果を有する。
製造方法は、フラッシュメモリを用いて、記憶保持特性
の良好な素子と書き換え特性の良好な素子を形成するこ
とができるという効果を有する。
【図１】 この発明の実施の形態１を示す要部断面図。
【図２】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図３】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図４】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図５】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図６】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図７】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図８】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図９】 この発明の実施の形態１を工程順に示す要部
断面図。
断面図。
【図１０】 この発明の実施の形態１を工程順に示す要
部断面図。
部断面図。
【図１１】 この発明の実施の形態１を工程順に示す要
部断面図。
部断面図。
【図１２】 この発明の実施の形態２を示す要部平面
図。
図。
【図１３】 従来の半導体記憶装置を示す要部断面図。
１ 半導体基板、 ２、２ａ、２ｂ トンネル酸化膜、
３ ３ａ、３ｂ 浮遊ゲート電極、 ４、４ａ、４ｂ
層間絶縁膜、５、５ａ、５ｂ 制御ゲート電極、 ６、
６ａ、６ｂ ソース、７、７ａ、７ｂ ドレイン、 ８
分離酸化膜９ 切り替え素子用フラッシュメモリ、１
０ 記憶素子用フラッシュメモリ、１１ 層間絶縁膜、
１２ａ，１２ｂ 金属配線層、 １３ 表面保護膜、１
６ 切り替え素子形成領域、 １７ 記憶素子形成領
域、１８ 第１のトンネル酸化膜、 １９ レジスト、
２０ 第２のトンネル酸化膜、 ２１ 第１の導電層、
２２ 層間絶縁膜、 ２３ 第２の導電層。
３ ３ａ、３ｂ 浮遊ゲート電極、 ４、４ａ、４ｂ
層間絶縁膜、５、５ａ、５ｂ 制御ゲート電極、 ６、
６ａ、６ｂ ソース、７、７ａ、７ｂ ドレイン、 ８
分離酸化膜９ 切り替え素子用フラッシュメモリ、１
０ 記憶素子用フラッシュメモリ、１１ 層間絶縁膜、
１２ａ，１２ｂ 金属配線層、 １３ 表面保護膜、１
６ 切り替え素子形成領域、 １７ 記憶素子形成領
域、１８ 第１のトンネル酸化膜、 １９ レジスト、
２０ 第２のトンネル酸化膜、 ２１ 第１の導電層、
２２ 層間絶縁膜、 ２３ 第２の導電層。
Claims (6)
- 【請求項１】 トンネル酸化膜の膜厚が厚いフラッシュ
メモリを有し、欠陥ビットのアドレス選択時に欠陥ビッ
トへの電気的な接続状態を解除し冗長ビットに接続する
切り替え素子と、 トンネル酸化膜の膜厚が薄いフラッシュメモリを有し、
情報を記憶する記憶素子とを備え、 上記フラッシュメモリは半導体基板上にトンネル酸化膜
を介して形成される浮遊ゲート電極と、この浮遊ゲート
電極上に層間絶縁膜を介して形成される制御ゲート電極
とを有することを特徴とする半導体記憶装置。 - 【請求項２】 切り替え素子が有するフラッシュメモリ
のトンネル酸化膜の膜厚が１００Åより厚いことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 トンネル酸化膜の膜厚が厚いフラッシュ
メモリを有し、長時間の記憶保持が必要な情報を記憶す
る第１の記憶素子と、 トンネル酸化膜の膜厚が薄いフラッシュメモリを有し、
書き換え頻度の高い情報を記憶する第２の記憶素子とを
備え、 上記フラッシュメモリは半導体基板上にトンネル酸化膜
を介して形成される浮遊ゲート電極と、この浮遊ゲート
電極上に層間絶縁膜を介して形成される制御ゲート電極
とを有することを特徴とする半導体記憶装置。 - 【請求項４】 それぞれが複数の第１又は第２の記憶素
子のいずれか一方を有する複数のブロックを備え、 記憶情報の消去が上記ブロック毎に行われることを特徴
とする請求項３記載の半導体記憶装置。 - 【請求項５】 半導体基板の一主面に第１及び第２の素
子形成領域を分離するための分離酸化膜を形成する工程
と、 上記第１及び第２の素子形成領域の半導体基板表面にト
ンネル酸化膜を形成する工程と、 上記第１の素子形成領域を耐エッチング性を有する被覆
部材で覆う工程と、 上記被覆部材をマスクとするエッチングにより、上記第
２の素子形成領域の半導体基板表面に形成されているト
ンネル酸化膜を除去する工程と、 上記被覆部材を除去する工程と、 上記第１の素子形成領域のトンネル酸化膜表面及び上記
第２の素子形成領域の半導体基板表面に、再びトンネル
酸化膜を形成する工程と、 上記第１の素子形成領域に、当該領域に形成されたトン
ネル酸化膜を有するフラッシュメモリを形成する工程
と、 上記第２の素子形成領域に、当該領域に形成されたトン
ネル酸化膜を有するフラッシュメモリを形成する工程と
を含む半導体記憶装置の製造方法。 - 【請求項６】 第１及び第２の素子形成領域に形成され
たトンネル酸化膜の上に浮遊ゲート電極となる第１の導
電層を形成する工程と、 上記第１の導電層上に層間絶縁膜を形成する工程と、 上記層間絶縁膜上に制御ゲート電極となる第２の導電層
を形成する工程と、 上記第１の導電層、層間絶縁膜及び第２の導電層を連続
してパターニングすることにより、上記各トンネル酸化
膜上に、浮遊ゲート電極と上記浮遊ゲート電極上に上記
層間絶縁膜を介して配置される制御ゲート電極とをそれ
ぞれ形成する工程と、 上記浮遊ゲート電極をマスクとして、上記第１及び第２
の素子形成領域の半導体基板内部に不純物を導入するこ
とにより、ソース及びドレインを形成する工程とを含む
請求項５記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036790A JPH09232452A (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036790A JPH09232452A (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232452A true JPH09232452A (ja) | 1997-09-05 |
Family
ID=12479593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8036790A Pending JPH09232452A (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232452A (ja) |
-
1996
- 1996-02-23 JP JP8036790A patent/JPH09232452A/ja active Pending
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