JPH0284776A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0284776A JPH0284776A JP62275815A JP27581587A JPH0284776A JP H0284776 A JPH0284776 A JP H0284776A JP 62275815 A JP62275815 A JP 62275815A JP 27581587 A JP27581587 A JP 27581587A JP H0284776 A JPH0284776 A JP H0284776A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳＡＭＯＳ構造を有する不揮発性メモリに係り
、特に高集積化に適し、高信頼性を有するメモリを提供
する製造方法に関する。
、特に高集積化に適し、高信頼性を有するメモリを提供
する製造方法に関する。
従来の不揮発性メモリについて、特開昭６１−１２０４
７２ 号を例に説明する。この従来例を第２図に示す。
７２ 号を例に説明する。この従来例を第２図に示す。
同図は、上記従来発明の要部を簡略化して示したもので
あ！り 、 （ａ）はメモリセル、（ｂ）は周辺ＭＯＳ
を代表して記したものである。ｌは半導体基板、１／は
メモリセルのソースおよびドレイン拡散層領域、２′は
周辺ＭＯＳのソースおよびドレイン拡散層領域を示す。
あ！り 、 （ａ）はメモリセル、（ｂ）は周辺ＭＯＳ
を代表して記したものである。ｌは半導体基板、１／は
メモリセルのソースおよびドレイン拡散層領域、２′は
周辺ＭＯＳのソースおよびドレイン拡散層領域を示す。
４は周辺ＭＯＳゲート絶縁膜、１１は周辺ＭＯＳゲート
電極、３はメモリセルのゲート絶縁膜、２は浮遊ゲート
、７は眉間絶縁膜、１０は制御ゲート電極を示す。
電極、３はメモリセルのゲート絶縁膜、２は浮遊ゲート
、７は眉間絶縁膜、１０は制御ゲート電極を示す。
従来この層間絶縁膜７にはポリシリコンで浮遊ゲート２
を形成し、これを熱酸化してできるｓｉｏ。
を形成し、これを熱酸化してできるｓｉｏ。
膜が用いられていた。従来この眉間絶縁膜（Ｓｉ０２）
の膜厚としては４０ｎｍ程度のものが使われていた。し
かしメモリセルの縮小化あるいは書込み消去電圧の低電
圧化に伴い、これらの眉間絶縁膜を薄膜化することが必
要になってきた。これを実現するためには薄くても高耐
圧、低リーク電流、欠陥のない絶縁膜が必要となる。
の膜厚としては４０ｎｍ程度のものが使われていた。し
かしメモリセルの縮小化あるいは書込み消去電圧の低電
圧化に伴い、これらの眉間絶縁膜を薄膜化することが必
要になってきた。これを実現するためには薄くても高耐
圧、低リーク電流、欠陥のない絶縁膜が必要となる。
Ｓ ｉＯｚ ／８ ｆｓ Ｎ４ ／８ ！０２ （ＯＮ
Ｏ）の３１構造の絶縁膜は、高耐圧、低リーク、欠陥
の少ない良質の絶縁膜特性を有しており、この膜をメモ
リセルの層間絶縁膜７として使用できればデータ保持特
性に優れた。さらに大容量のメモリが実現できることに
なる。
Ｏ）の３１構造の絶縁膜は、高耐圧、低リーク、欠陥
の少ない良質の絶縁膜特性を有しており、この膜をメモ
リセルの層間絶縁膜７として使用できればデータ保持特
性に優れた。さらに大容量のメモリが実現できることに
なる。
ところが実際に０−Ｎ−０膜を応用してみると。
次に説明するような問題のあることがわかった。
第３図は浮遊ゲート２．形成から制御ゲートおよびメモ
リ駆動用周辺ＭＯＳゲート加工までの工程を示したもの
である。
リ駆動用周辺ＭＯＳゲート加工までの工程を示したもの
である。
（ａ）で０−Ｎ−０膜５を全面に被着したのち、（ｂ）
に示すようにメモリ部に層間絶縁膜である０−Ｎ−０膜
を残すため、メモリ部をホトレジスト９で覆った後、ウ
ェットあるいはドライエツチングを交互に行なうことに
より０−Ｎ−０膜５を除去する。
に示すようにメモリ部に層間絶縁膜である０−Ｎ−０膜
を残すため、メモリ部をホトレジスト９で覆った後、ウ
ェットあるいはドライエツチングを交互に行なうことに
より０−Ｎ−０膜５を除去する。
この時ドライエツチングによシレジスト面が変質してし
まい、レジスト９を除去する場合、プラズマアッシャを
用いなければならない。このためレジスト除去工程（ｄ
）においてむき出しになった基板面の領域Ａの部分がプ
ラズマアッシャ−によって損傷されると同時に汚染され
１通常このような損傷（汚染）を受けた部分は、−五酸
化した後フッ酸系の液で除去する。しかしながらこのよ
うな工程を通すと０−Ｎ−００上側のＯも同時に除去さ
れてしまうため、汚染部分を除去、できない。従って、
この状態で（ｅ）工程で示すようにメモリ駆動用周辺Ｍ
ＯＳゲート酸化膜４を形成せざるを得ない。
まい、レジスト９を除去する場合、プラズマアッシャを
用いなければならない。このためレジスト除去工程（ｄ
）においてむき出しになった基板面の領域Ａの部分がプ
ラズマアッシャ−によって損傷されると同時に汚染され
１通常このような損傷（汚染）を受けた部分は、−五酸
化した後フッ酸系の液で除去する。しかしながらこのよ
うな工程を通すと０−Ｎ−００上側のＯも同時に除去さ
れてしまうため、汚染部分を除去、できない。従って、
この状態で（ｅ）工程で示すようにメモリ駆動用周辺Ｍ
ＯＳゲート酸化膜４を形成せざるを得ない。
更にげ）工程で制御ゲートおよび周辺ＭＯＳゲート電極
材料のポリシリコンもしくは、ＷＳｉ／ポリシリコン膜
６を全面に被着させ、（ｇ）工程で加工して、各々メモ
リセルの制御ゲー）１０および周辺ＭＯＳゲート１１を
形成する。
材料のポリシリコンもしくは、ＷＳｉ／ポリシリコン膜
６を全面に被着させ、（ｇ）工程で加工して、各々メモ
リセルの制御ゲー）１０および周辺ＭＯＳゲート１１を
形成する。
ここまでが主要な工程であるが１以上の工程で問題にな
るのは、前述したような、周辺ＭＯＳ用のゲート絶縁膜
４ｆ、汚染された基板上（Ａ領域）に形成しなければな
らないということであり、これは当然の結果としてゲー
ト絶縁膜の膜質を悪くし１歩留低下、信頼性の低下をき
たすことになる。
るのは、前述したような、周辺ＭＯＳ用のゲート絶縁膜
４ｆ、汚染された基板上（Ａ領域）に形成しなければな
らないということであり、これは当然の結果としてゲー
ト絶縁膜の膜質を悪くし１歩留低下、信頼性の低下をき
たすことになる。
上記した周辺ＭＯＳゲート酸化膜質の劣化は。
従来層間絶縁膜としてポリシリコンの熱酸化膜を用いて
いた技術に０−Ｎ−０層間絶縁膜を適用しようとしたた
めに生じたものである。
いた技術に０−Ｎ−０層間絶縁膜を適用しようとしたた
めに生じたものである。
本発明の目的は前記プラズマダメージによるゲート酸化
膜質の劣化が生じない製造技術を提供するものであり、
これにより、０−Ｎ−０を層間絶縁膜とする高集積化に
適し、高性能の不揮発性メモリの製造方法を提供せんと
するものである。
膜質の劣化が生じない製造技術を提供するものであり、
これにより、０−Ｎ−０を層間絶縁膜とする高集積化に
適し、高性能の不揮発性メモリの製造方法を提供せんと
するものである。
上記のシリコン基板へのプラズマダメージによるゲート
酸化膜質の劣化は、゛メモリ部以外の０−Ｎ−０層間絶
縁膜を除去する工程（第３図（Ｑ））において、シリコ
ン基板面が露出し、この状態でレジスト除去を行なうた
めにシリコン基板面にプラズマダメージが加わること、
さらにこのダメージを受けた領域を先に述べたように除
去できないことが原因となっている。そこで本発明では
、この汚染された領域をゲート絶縁膜４を形成する前に
除去できるようにした。この目的は、０−Ｎ−０を単に
用いるのではなく、さらにこの上に８１３Ｎ４膜を形成
して、Ｎ−０−Ｎ−０４層構造とし、ゲート絶縁膜４を
形成した後、最上部の５ｉａＮ４膜を除去して、０−Ｎ
−０とすることによって達成される。
酸化膜質の劣化は、゛メモリ部以外の０−Ｎ−０層間絶
縁膜を除去する工程（第３図（Ｑ））において、シリコ
ン基板面が露出し、この状態でレジスト除去を行なうた
めにシリコン基板面にプラズマダメージが加わること、
さらにこのダメージを受けた領域を先に述べたように除
去できないことが原因となっている。そこで本発明では
、この汚染された領域をゲート絶縁膜４を形成する前に
除去できるようにした。この目的は、０−Ｎ−０を単に
用いるのではなく、さらにこの上に８１３Ｎ４膜を形成
して、Ｎ−０−Ｎ−０４層構造とし、ゲート絶縁膜４を
形成した後、最上部の５ｉａＮ４膜を除去して、０−Ｎ
−０とすることによって達成される。
第４図は本発明による工程を示したものである。
第４図（ｂ）に示すように０−Ｎ−０層間絶縁膜５を全
面に被着した後その上部にＳｉｓＮａ膜８を全面に被着
させる。次に第３図（ｂ）と同様にホトレジスト９をメ
モリ部上にパターニングして残す。そして第４図（ｄ）
のようにＮ−０−Ｎ−０膜を上から順次エツチングして
下部５ｉＣｈ［をある程度基板上に残した状態にする。
面に被着した後その上部にＳｉｓＮａ膜８を全面に被着
させる。次に第３図（ｂ）と同様にホトレジスト９をメ
モリ部上にパターニングして残す。そして第４図（ｄ）
のようにＮ−０−Ｎ−０膜を上から順次エツチングして
下部５ｉＣｈ［をある程度基板上に残した状態にする。
ここで第４図（ｅ）のようにアッシャ−によりレジスト
を除去してしまう。
を除去してしまう。
この状態では、アッシャ−処理を行なっても、０−Ｎ−
０層間絶縁膜部５は３ｉ３Ｎ４で覆われ、シリコン基板
面にはＳｉｇｈ膜でカバーされているためにプラズマに
よる影響を受けない。更に第４図（ｆ）に示すように基
板上にあるＳｉ０１膜を除去し、この部分に第４図（ｇ
）のようにゲート酸化膜４を形成させる。この場合には
０−Ｎ−０層間絶縁膜５上部には５ｆｓＮ４膜８がある
ため、上記５ｉＣｈ膜を除去する工程においても、０−
Ｎ−０膜５の上部ｓｈｏｗ膜はエツチングされない。ゲ
ート酸化膜４ｔ−形成した後、第４図（ｈ）のようＫこ
れまで０−Ｎ−０膜を保護していた８ Ｓｓ Ｎ４膜８
をウェットエツチングにより除去する。その後第４図（
ｉ）。
０層間絶縁膜部５は３ｉ３Ｎ４で覆われ、シリコン基板
面にはＳｉｇｈ膜でカバーされているためにプラズマに
よる影響を受けない。更に第４図（ｆ）に示すように基
板上にあるＳｉ０１膜を除去し、この部分に第４図（ｇ
）のようにゲート酸化膜４を形成させる。この場合には
０−Ｎ−０層間絶縁膜５上部には５ｆｓＮ４膜８がある
ため、上記５ｉＣｈ膜を除去する工程においても、０−
Ｎ−０膜５の上部ｓｈｏｗ膜はエツチングされない。ゲ
ート酸化膜４ｔ−形成した後、第４図（ｈ）のようＫこ
れまで０−Ｎ−０膜を保護していた８ Ｓｓ Ｎ４膜８
をウェットエツチングにより除去する。その後第４図（
ｉ）。
す）と同様に制御ゲート１０および周辺ＭＯＳゲート電
極材料１１のポリシリコンまたはＷＳｆ！／ポリシリコ
ンロを形成し加工する。
極材料１１のポリシリコンまたはＷＳｆ！／ポリシリコ
ンロを形成し加工する。
以上説明したように本発明による製造技術を用いれば周
辺ＭＯＳのゲート絶縁膜４および層間絶縁膜５へのプラ
ズマダメージの問題がなく、高歩留、高信頼性の不揮発
性メモリの製造が可能になる。
辺ＭＯＳのゲート絶縁膜４および層間絶縁膜５へのプラ
ズマダメージの問題がなく、高歩留、高信頼性の不揮発
性メモリの製造が可能になる。
以下１本発明の一実施例を第１図、第４図をｍｍいて説
明する。本実施例で説明するメモリの製造方法はＮウェ
ル、ＣＭＯＳプロセスを基準とじている。以下ではメモ
リの主要な製造工程を中心に説明する。
明する。本実施例で説明するメモリの製造方法はＮウェ
ル、ＣＭＯＳプロセスを基準とじている。以下ではメモ
リの主要な製造工程を中心に説明する。
第１図はメモリ部と駆動用の周辺ＭＯＳの断面図である
。第４図（ａ）に示すようにゲート絶縁膜３を形成した
後筒１のポリシリコンをこの上に形成させ、ホトエツチ
ングプロセスによシ加工し同図左側のフローティグゲー
ト２を形成する。その後全面に層間絶縁膜である８ ｉ
０ｘ ／ ８ ｉ ｓ Ｎ４ ／８ ｆｏ２（０−Ｎ
−０）７を順に形成していく。更にこの上に５ｉｓＮ４
膜８を形成する（第４図中））。次にメモリ部以外の０
−Ｎ−０膜を除去するためにホトレジストパターン９を
第４図（Ｃ）の通り加工する。
。第４図（ａ）に示すようにゲート絶縁膜３を形成した
後筒１のポリシリコンをこの上に形成させ、ホトエツチ
ングプロセスによシ加工し同図左側のフローティグゲー
ト２を形成する。その後全面に層間絶縁膜である８ ｉ
０ｘ ／ ８ ｉ ｓ Ｎ４ ／８ ｆｏ２（０−Ｎ
−０）７を順に形成していく。更にこの上に５ｉｓＮ４
膜８を形成する（第４図中））。次にメモリ部以外の０
−Ｎ−０膜を除去するためにホトレジストパターン９を
第４図（Ｃ）の通り加工する。
このホトレジストパターン９１にマスクに８ｆｓＮ４／
５ｉＯｚ／５ｆｓＮ４ｔ−ドライエツチングにより上か
ら順に除去して行き、第４図（ｅ）のように下部Ｓｉ（
ｈが基板上にある程度残っている状態とし。
５ｉＯｚ／５ｆｓＮ４ｔ−ドライエツチングにより上か
ら順に除去して行き、第４図（ｅ）のように下部Ｓｉ（
ｈが基板上にある程度残っている状態とし。
レジストパターン９をプラズマアッシャを用いて除去す
る。このようにすれば、基板へのプラズマダメージをな
くすことが出来る。第４図（ｆ）で示すように周辺ＭＯ
Ｓゲート部のゲート絶縁膜４を形成するために、基板上
に残されているＳｉ０ｚ膜を除去し、その後第４図（齢
のようにゲート絶縁膜４を形成する。次に第４図（ｈ）
で示すようにメモリ部の眉間絶縁膜（０−Ｎ−０）上の
Ｓｉ３Ｎ４膜８を熱リン酸ウェットエツチングによシ除
去する。
る。このようにすれば、基板へのプラズマダメージをな
くすことが出来る。第４図（ｆ）で示すように周辺ＭＯ
Ｓゲート部のゲート絶縁膜４を形成するために、基板上
に残されているＳｉ０ｚ膜を除去し、その後第４図（齢
のようにゲート絶縁膜４を形成する。次に第４図（ｈ）
で示すようにメモリ部の眉間絶縁膜（０−Ｎ−０）上の
Ｓｉ３Ｎ４膜８を熱リン酸ウェットエツチングによシ除
去する。
上記工程によって作られたゲート絶縁膜４および層間絶
縁膜５上に導電体物質（ポリシリコンまたはｗｓｉ、、
ポリシリコンの２層膜）６を形成する。これをメモリゲ
ート１０と周辺ＭＯＳゲート１１をそれぞれ別のホトエ
ツチングプロセスとドライエツチングによりｌＸ４図（
ｊ）のように加工する。
縁膜５上に導電体物質（ポリシリコンまたはｗｓｉ、、
ポリシリコンの２層膜）６を形成する。これをメモリゲ
ート１０と周辺ＭＯＳゲート１１をそれぞれ別のホトエ
ツチングプロセスとドライエツチングによりｌＸ４図（
ｊ）のように加工する。
以後１通常の製造プロセスを用いてメモリが完成する。
本発明により、従来問題であった周辺ＭＯＳゲート絶縁
膜の膜質劣化を著しく改善できた。第５図にこれを示す
。第５図は従来技術と本発明の耐圧不良率を比較して示
したものであり１本発明の場合不良率が著しく低減でき
ていることがわかる。
膜の膜質劣化を著しく改善できた。第５図にこれを示す
。第５図は従来技術と本発明の耐圧不良率を比較して示
したものであり１本発明の場合不良率が著しく低減でき
ていることがわかる。
上記効果により眉間絶縁膜に０−Ｎ−０膜を用い九ＦＡ
ＭＯＳ型の不揮発性メモリを製造することが可能になっ
た。このメモリセルはポリシリコン熱酸化膜に比較して
眉間絶縁膜特性が優れているため、データ保持特性が著
しく向上し約２桁の改善ができた。さらに０−Ｎ−０膜
は被覆性も良く。
ＭＯＳ型の不揮発性メモリを製造することが可能になっ
た。このメモリセルはポリシリコン熱酸化膜に比較して
眉間絶縁膜特性が優れているため、データ保持特性が著
しく向上し約２桁の改善ができた。さらに０−Ｎ−０膜
は被覆性も良く。
層間絶縁膜の欠陥による不良が低減されたため。
歩留も改善できた。
第１図（ａ）および（ｂ）は１本発明による不揮発性メ
モリ部とそれを駆動する周辺Ｍ２Ｓ部の断面図、第２図
（ａ） ？’ｘび（ｂ）は、従来技術による不揮発性メ
モリ部とそれを駆動する周辺Ｍ２Ｓ部の断面図。 第３図は従来の加工工程を示す断面図、第４図は本発明
の詳細な説明する工程断面図、第５図は本発明の効果を
示す不良発生率比較図である。 １・・・シリコン基板、２・・・第１のポリシリコン、
３゜４・・・ゲート絶縁膜、５・・・０−Ｎ−０層間絶
縁膜。 ６・・・第２のＷａｆｔ／ポリシリコン、７・・・８ｊ
０２層間絶縁膜、８・・・Ｓｉ８Ｎ４膜、９・・・ホト
レジストパターン、１０・・・制御ゲート、１１・・・
周辺ＭＯＳゲート。 ・・・拡散層領域。 ＃Ｅ３図 阜４１￥１ 事件の表示 昭和 ６２年 発明の名称 補正をする者 事件との関係 名称（５１０） ２７５８１５号
モリ部とそれを駆動する周辺Ｍ２Ｓ部の断面図、第２図
（ａ） ？’ｘび（ｂ）は、従来技術による不揮発性メ
モリ部とそれを駆動する周辺Ｍ２Ｓ部の断面図。 第３図は従来の加工工程を示す断面図、第４図は本発明
の詳細な説明する工程断面図、第５図は本発明の効果を
示す不良発生率比較図である。 １・・・シリコン基板、２・・・第１のポリシリコン、
３゜４・・・ゲート絶縁膜、５・・・０−Ｎ−０層間絶
縁膜。 ６・・・第２のＷａｆｔ／ポリシリコン、７・・・８ｊ
０２層間絶縁膜、８・・・Ｓｉ８Ｎ４膜、９・・・ホト
レジストパターン、１０・・・制御ゲート、１１・・・
周辺ＭＯＳゲート。 ・・・拡散層領域。 ＃Ｅ３図 阜４１￥１ 事件の表示 昭和 ６２年 発明の名称 補正をする者 事件との関係 名称（５１０） ２７５８１５号
Claims (1)
- 【特許請求の範囲】 １、Ｐ型半導体基板上に第１のゲート絶縁膜を介して、
第１の導電体物質からなる浮遊ゲート電極が配置され、
前記浮遊ゲート電極上に第２の絶縁膜を介して第２の導
電体物質からなる制御ゲート電極が配置され、前記浮遊
ゲート電極および制御ゲート電極はチャネル方向の両端
面が重なるように同時に垂直加工され、前記両端面側に
位置する前記半導体基板内に各々Ｎ型不純物を含むソー
ス領域、ドレイン領域が互いに隔離されて形成されたメ
モリセルをマトリクス状に配置したマットを具備し、前
記第２の導電体物質をメモリ駆動用周辺ＭＯＳのゲート
電極として用いた半導体集積回路であつて （１）前記第２の絶縁膜として、ＳｉＯ＿２、Ｓｉ＿３
Ｎ＿４、ＳｉＯ＿２、Ｓｉ＿３Ｎ＿４を全面に順次被着
した４層構造とし、 （２）ホトエッチングプロセスにより前記周辺ＭＯＳ領
域上のホトレジストを所望のパターンに加工する工程と
、 （３）前記パターニングされたレジストをマスクとして
上から順次、Ｓｉ＿３Ｎ＿４、ＳｉＯ＿２、Ｓｉ＿３Ｎ
＿４、ＳｉＯ＿２を除去する工程と、（４）前記レジス
トを除去した後、前記周辺ＭＯＳのゲート酸化膜を形成
する工程と、 （５）その後前記４層絶縁膜の最上部のＳｉ＿３Ｎ＿４
膜を除去する工程と、 （６）全面に前記第２の導電体物質を形成する工程と を含むことを特徴とする浮遊ゲート型不揮発性メモリの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275815A JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275815A JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284776A true JPH0284776A (ja) | 1990-03-26 |
| JP2650925B2 JP2650925B2 (ja) | 1997-09-10 |
Family
ID=17560807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275815A Expired - Lifetime JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650925B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208570A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置の製造方法 |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5449629A (en) * | 1991-11-14 | 1995-09-12 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| US5496753A (en) * | 1992-05-29 | 1996-03-05 | Citizen Watch, Co., Ltd. | Method of fabricating a semiconductor nonvolatile storage device |
-
1987
- 1987-11-02 JP JP62275815A patent/JP2650925B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208570A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置の製造方法 |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5449629A (en) * | 1991-11-14 | 1995-09-12 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
| US5496753A (en) * | 1992-05-29 | 1996-03-05 | Citizen Watch, Co., Ltd. | Method of fabricating a semiconductor nonvolatile storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2650925B2 (ja) | 1997-09-10 |
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