JPH04208570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04208570A JPH04208570A JP2340916A JP34091690A JPH04208570A JP H04208570 A JPH04208570 A JP H04208570A JP 2340916 A JP2340916 A JP 2340916A JP 34091690 A JP34091690 A JP 34091690A JP H04208570 A JPH04208570 A JP H04208570A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置の製造方法に関し、特にゲ
ート絶縁膜の形成法に関する。
ート絶縁膜の形成法に関する。
ＭＯＳ型半導体装置は高集積化・高性能化・多機能化を
目指して開発が進められており、ＭＯＳ型トランジスタ
特性に対する要求も多種多様となり、二種類のゲート酸
化膜厚を持ったＭＯＳ型トランジスタへの要求（公開昭
６２−２５６４７６）もその−例である。
目指して開発が進められており、ＭＯＳ型トランジスタ
特性に対する要求も多種多様となり、二種類のゲート酸
化膜厚を持ったＭＯＳ型トランジスタへの要求（公開昭
６２−２５６４７６）もその−例である。
従来、二種類のゲート酸化膜厚を持ったＭＯＳ型半導体
装置の製造方法は第２図に示す様になっていた。以下、
第２図を用いて従来例につ（・て説明を行なう。まず、
第２図（ａ）に示す様に一導電型半導体基板１上に素子
分離絶縁膜２を有する素子分離領域と第１の酸化膜３を
有する素子領域を形成する。続いて、第２図（ｂ）に示
す様にフォトレジスト４を用いて第１の酸化膜３を選択
的に例えば弗酸を用いて工、チンク除去する。そして、
第２図（Ｃ）に示す様にフォトレジスト４を除去して熱
酸化法Ｉこより第２の酸化膜５を形成する。この時に第
１の酸化膜３は厚くなり３′となる。この後、第２図（
ｄ）に示す様に多結晶シリコンより成るゲート電極１０
を形成し、続いて、第２図（ｅ）に示す様にソース及び
ドレインとなる拡散層１１を形成し、層間絶縁膜１２を
形成し、コンタクト孔を形成し配線電極１３を形成し、
保護膜としてカバー絶縁膜１４を形成する。
装置の製造方法は第２図に示す様になっていた。以下、
第２図を用いて従来例につ（・て説明を行なう。まず、
第２図（ａ）に示す様に一導電型半導体基板１上に素子
分離絶縁膜２を有する素子分離領域と第１の酸化膜３を
有する素子領域を形成する。続いて、第２図（ｂ）に示
す様にフォトレジスト４を用いて第１の酸化膜３を選択
的に例えば弗酸を用いて工、チンク除去する。そして、
第２図（Ｃ）に示す様にフォトレジスト４を除去して熱
酸化法Ｉこより第２の酸化膜５を形成する。この時に第
１の酸化膜３は厚くなり３′となる。この後、第２図（
ｄ）に示す様に多結晶シリコンより成るゲート電極１０
を形成し、続いて、第２図（ｅ）に示す様にソース及び
ドレインとなる拡散層１１を形成し、層間絶縁膜１２を
形成し、コンタクト孔を形成し配線電極１３を形成し、
保護膜としてカバー絶縁膜１４を形成する。
この従来のＭＯＳ型半導体装置の製造方法では、第２の
酸化膜を熱酸化法により形成する時に、第１の酸化膜が
熱酸化に晒されて酸化され、膜厚が厚くなり以下の様な
問題が生していた。
酸化膜を熱酸化法により形成する時に、第１の酸化膜が
熱酸化に晒されて酸化され、膜厚が厚くなり以下の様な
問題が生していた。
■ 第１の酸化膜厚は第２の酸化膜厚に左右され、膜厚
を独立に設定出来ない。即ち、第１の酸化膜厚は第２の
酸ｆヒ膜形成後に所望の膜厚にならなければならないの
で、第２の酸化膜厚を考慮に入れて前もって形成する膜
厚を調整しておかなければならない。また、もし第２の
酸化膜厚を変える時には前もって形成する膜厚をも変え
なければ第１の酸化膜厚も変わってしまう。
を独立に設定出来ない。即ち、第１の酸化膜厚は第２の
酸ｆヒ膜形成後に所望の膜厚にならなければならないの
で、第２の酸化膜厚を考慮に入れて前もって形成する膜
厚を調整しておかなければならない。また、もし第２の
酸化膜厚を変える時には前もって形成する膜厚をも変え
なければ第１の酸化膜厚も変わってしまう。
■ 第１の酸化膜は２度の酸化により形成される為、膜
厚のバラツキが１度の形成よりも増大してしまう。
厚のバラツキが１度の形成よりも増大してしまう。
口課題を解決するための手段〕
一導電型半導体基板上に素子領域及び素子分離領域を形
成する工程と、素子領域に熱酸化法によりゲート絶縁膜
となる第１の酸化膜を形成する工程と、窒素又はアンモ
ニア雰囲気中で熱処理を行ない全面を窒化した後に熱酸
化を行なう工程と、フォトエッチング技術により所定の
領域の窒化された第１の酸化膜を除去し、熱酸化法によ
り窒化された第１の酸化膜をマスクとして所定の領域に
ゲート絶縁膜となる第２の酸化膜を形成する工程と、多
結晶シリフン膜より成るゲート電極を形成する工程とを
有する事、若しくは、一導電型半導体基板上に素子領域
及び素子分離領域を形成する工程と、素子領域に熱酸化
法によりゲート絶縁膜となる第１の酸化膜を形成する工
程と、フォトエツチング技術により所定の素子領域の第
１の酸化膜の一部を除去し熱酸化法によりゲート絶縁膜
となる第２の酸化膜を形成する工程と、窒素又はアンモ
ニア雰囲気中で熱処理を行ない全面を窒化した後に熱酸
化を行なう工程と、フォトエツチング技術により所定の
領域の窒化された第１の酸化膜を除去し熱酸化法により
窒化された第１の酸化膜及び窒化された第２の酸化膜を
マスクとして所定の領域にゲート絶縁膜となる第３の酸
化膜を形成する工程と、多結晶シリコン膜より成るゲー
ト電極を形成する工程とを有する事、若しくは、一導電
型半導体基板上に素子領域及び素子分離領域を形成する
工程と、素子領域にゲート絶縁膜となる第１の酸化膜を
形成する工程と、所定の領域に浮遊ゲート電極となる第
１の多結晶シリコン膜を形成する工程と、熱酸化法によ
り第１の多結晶シリコン膜上に第２の酸化膜を形成し、
窒素又はアンモニア雰囲気中で熱処理を行ない全面を窒
化した後に熱酸化を行なう工程と、フォトエツチング技
術により所定の素子領域の窒化された第１の酸化膜を除
去し、熱酸化法により窒化された第２の酸化膜をマスク
として所定の領域にゲート絶縁膜となる第３の酸化膜を
形成する工程と、第２の多結晶ノリコン膜より成るゲー
ト電極を形成する工程とを有する事、若しくは、一導電
型半導体基板上に素子領域及び素子分離領域を形成する
工程と、素子領域に熱酸化法によりゲート絶縁膜となる
第１の酸化膜を形成する工程と、所定の領域に前記一導
電型半導体基板と逆導電型の拡散層を形成する工程と、
フォトエツチング技術により拡散層上の第１の酸化膜の
一部を除去し熱酸化法によりゲート絶縁膜となる第２の
酸化膜を形成する工程と、窒素又はアンモニア雰囲気中
で熱処理を行ない全面を窒化した後に熱酸化を行なう工
程と、所定の領域に浮遊ゲー）Ｗ極となる第１の多結晶
シリコン膜を形成する工程と熱酸化法により第１の多結
晶ノリコン膜上に第３の酸化膜を形成し、窒素又はアン
モニア雰囲気中で熱処理を行ない全面を窒化した後に熱
酸化を行なう工程と、フォトエツチング技術により所定
の素子領域の窒化された第１の酸化膜を除去し、熱酸化
法により窒化された第３の酸化膜をマスクとして所定の
領域にゲート絶縁膜となる第３の酸化膜を形成する工程
と、第２の多結晶シリコン膜より成るゲート電極を形成
する工程とを有する。
成する工程と、素子領域に熱酸化法によりゲート絶縁膜
となる第１の酸化膜を形成する工程と、窒素又はアンモ
ニア雰囲気中で熱処理を行ない全面を窒化した後に熱酸
化を行なう工程と、フォトエッチング技術により所定の
領域の窒化された第１の酸化膜を除去し、熱酸化法によ
り窒化された第１の酸化膜をマスクとして所定の領域に
ゲート絶縁膜となる第２の酸化膜を形成する工程と、多
結晶シリフン膜より成るゲート電極を形成する工程とを
有する事、若しくは、一導電型半導体基板上に素子領域
及び素子分離領域を形成する工程と、素子領域に熱酸化
法によりゲート絶縁膜となる第１の酸化膜を形成する工
程と、フォトエツチング技術により所定の素子領域の第
１の酸化膜の一部を除去し熱酸化法によりゲート絶縁膜
となる第２の酸化膜を形成する工程と、窒素又はアンモ
ニア雰囲気中で熱処理を行ない全面を窒化した後に熱酸
化を行なう工程と、フォトエツチング技術により所定の
領域の窒化された第１の酸化膜を除去し熱酸化法により
窒化された第１の酸化膜及び窒化された第２の酸化膜を
マスクとして所定の領域にゲート絶縁膜となる第３の酸
化膜を形成する工程と、多結晶シリコン膜より成るゲー
ト電極を形成する工程とを有する事、若しくは、一導電
型半導体基板上に素子領域及び素子分離領域を形成する
工程と、素子領域にゲート絶縁膜となる第１の酸化膜を
形成する工程と、所定の領域に浮遊ゲート電極となる第
１の多結晶シリコン膜を形成する工程と、熱酸化法によ
り第１の多結晶シリコン膜上に第２の酸化膜を形成し、
窒素又はアンモニア雰囲気中で熱処理を行ない全面を窒
化した後に熱酸化を行なう工程と、フォトエツチング技
術により所定の素子領域の窒化された第１の酸化膜を除
去し、熱酸化法により窒化された第２の酸化膜をマスク
として所定の領域にゲート絶縁膜となる第３の酸化膜を
形成する工程と、第２の多結晶ノリコン膜より成るゲー
ト電極を形成する工程とを有する事、若しくは、一導電
型半導体基板上に素子領域及び素子分離領域を形成する
工程と、素子領域に熱酸化法によりゲート絶縁膜となる
第１の酸化膜を形成する工程と、所定の領域に前記一導
電型半導体基板と逆導電型の拡散層を形成する工程と、
フォトエツチング技術により拡散層上の第１の酸化膜の
一部を除去し熱酸化法によりゲート絶縁膜となる第２の
酸化膜を形成する工程と、窒素又はアンモニア雰囲気中
で熱処理を行ない全面を窒化した後に熱酸化を行なう工
程と、所定の領域に浮遊ゲー）Ｗ極となる第１の多結晶
シリコン膜を形成する工程と熱酸化法により第１の多結
晶ノリコン膜上に第３の酸化膜を形成し、窒素又はアン
モニア雰囲気中で熱処理を行ない全面を窒化した後に熱
酸化を行なう工程と、フォトエツチング技術により所定
の素子領域の窒化された第１の酸化膜を除去し、熱酸化
法により窒化された第３の酸化膜をマスクとして所定の
領域にゲート絶縁膜となる第３の酸化膜を形成する工程
と、第２の多結晶シリコン膜より成るゲート電極を形成
する工程とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。まず、一導
電型半導体基板１上に素子分離絶縁膜２を有する素子分
離領域と第１の酸化膜３を有する素子領域とを形成する
。第１の酸化膜３としては、例えば８００℃〜１１５０
℃の熱酸化により１００人〜５００人程堆積膜厚を形成
する（第１図（ａ））。続シ・て、窒素カス雰囲気又は
アンモニアカス雰囲気で熱処理を行ない全面を窒化する
。窒化の時の温度は窒素カス雰囲気の場合は１０００℃
〜１２００℃、アンモニアカス雰囲気の場合は９００℃
〜１１５０℃で行なう。その後に、膜質の均質ｆヒの為
に熱酸化を例えは８００℃〜１１５０℃で行なう（第１
図（ｂ））。そして、フォトレジ７・ト４を用いて選択
的に、窒化された第１の酸化膜６を例えば弗酸を用し・
て除去する（第１図（Ｃ））。
電型半導体基板１上に素子分離絶縁膜２を有する素子分
離領域と第１の酸化膜３を有する素子領域とを形成する
。第１の酸化膜３としては、例えば８００℃〜１１５０
℃の熱酸化により１００人〜５００人程堆積膜厚を形成
する（第１図（ａ））。続シ・て、窒素カス雰囲気又は
アンモニアカス雰囲気で熱処理を行ない全面を窒化する
。窒化の時の温度は窒素カス雰囲気の場合は１０００℃
〜１２００℃、アンモニアカス雰囲気の場合は９００℃
〜１１５０℃で行なう。その後に、膜質の均質ｆヒの為
に熱酸化を例えは８００℃〜１１５０℃で行なう（第１
図（ｂ））。そして、フォトレジ７・ト４を用いて選択
的に、窒化された第１の酸化膜６を例えば弗酸を用し・
て除去する（第１図（Ｃ））。
それから、第２の酸化膜５を例えば８００℃〜１１５０
℃の熱酸化により１００人〜５００人程堆積成する。こ
の時窒化された第１の酸化膜６はほとんど酸化されず膜
厚の増大は無い（第１図（ｄ））。そして多結晶シリコ
ン膜から成るゲート％を極ｌＯを形成しく第１図（ｅ）
）。ソース及びトレインとなる拡散層１１を形成し、層
間絶縁膜１２を形成し、コンタクト孔を形成して配線電
極１３を形成し、保護膜としてカッ・−絶縁膜１４を形
成する（第１図（ｆ乃。
℃の熱酸化により１００人〜５００人程堆積成する。こ
の時窒化された第１の酸化膜６はほとんど酸化されず膜
厚の増大は無い（第１図（ｄ））。そして多結晶シリコ
ン膜から成るゲート％を極ｌＯを形成しく第１図（ｅ）
）。ソース及びトレインとなる拡散層１１を形成し、層
間絶縁膜１２を形成し、コンタクト孔を形成して配線電
極１３を形成し、保護膜としてカッ・−絶縁膜１４を形
成する（第１図（ｆ乃。
また、本発明の他の実施例の断面図を第３図に示す。ま
ず、一導電型半導体基板１上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子領域を形
成し、第１の酸化膜３としては例えば８００℃〜１１５
０℃の熱酸化により１００人〜４００人程堆積成する（
第３図（ａ乃。
ず、一導電型半導体基板１上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子領域を形
成し、第１の酸化膜３としては例えば８００℃〜１１５
０℃の熱酸化により１００人〜４００人程堆積成する（
第３図（ａ乃。
続いて、フォトレジスト４を用いて選択的に第１の酸化
膜３を例えば弗酸によりエツチング除去しく第３ 図（
ｂ））、フォトレジスタ４を除去した後に第２の酸化膜
５を例えは８００℃〜１１５０℃の熱酸化により５０人
〜２００人堆積形成する。この時には、第１の酸化膜３
も熱酸化に晒されるので膜厚が厚くなり３′となる（第
３図（Ｃ））。こうして素子領域に厚くなった第１の酸
化膜３′と第２の酸化膜５の二種類の酸化膜を形成した
後に、窒素ガス雰囲気又はアンモニアカス雰囲気で熱処
理を行ない全面を窒化する。窒化の時の温度は窒素ガス
雰囲気の場合は１０００℃〜１２００℃、アンモニアガ
ス雰囲気の場合は９００℃〜１１５０℃で行なう。その
後に膜質の均質化の為に熱酸化を例えば８００．℃〜１
１５０℃で行なう（第３図（ｄ））。そして、フォトレ
ジスト８を用いて選択的に、窒化さｈた第１の酸化膜６
を例えば弗酸を用いて除去する（第３図（ｅ））。それ
から、第３の酸化膜９を例えば８００℃〜１１５０℃の
熱酸化により１００人〜５００人程堆積成する。この時
、窒化された第１の酸化膜６及び窒化された第２の酸化
膜７はほとんど酸化されず膜厚の増大は無い（第３図（
ｆ））。そして多結晶シリコン膜から成るゲート電極１
０を形成しく第３図（ｇ））、ソース及びトレインとな
る拡散層１１を形成し、層間絶縁膜１２を形成し、コン
タクト孔を形成して配線電極１３を形成し、保護膜とし
てカバー絶縁膜１４を形成する（第３図（（ｈ））。
膜３を例えば弗酸によりエツチング除去しく第３ 図（
ｂ））、フォトレジスタ４を除去した後に第２の酸化膜
５を例えは８００℃〜１１５０℃の熱酸化により５０人
〜２００人堆積形成する。この時には、第１の酸化膜３
も熱酸化に晒されるので膜厚が厚くなり３′となる（第
３図（Ｃ））。こうして素子領域に厚くなった第１の酸
化膜３′と第２の酸化膜５の二種類の酸化膜を形成した
後に、窒素ガス雰囲気又はアンモニアカス雰囲気で熱処
理を行ない全面を窒化する。窒化の時の温度は窒素ガス
雰囲気の場合は１０００℃〜１２００℃、アンモニアガ
ス雰囲気の場合は９００℃〜１１５０℃で行なう。その
後に膜質の均質化の為に熱酸化を例えば８００．℃〜１
１５０℃で行なう（第３図（ｄ））。そして、フォトレ
ジスト８を用いて選択的に、窒化さｈた第１の酸化膜６
を例えば弗酸を用いて除去する（第３図（ｅ））。それ
から、第３の酸化膜９を例えば８００℃〜１１５０℃の
熱酸化により１００人〜５００人程堆積成する。この時
、窒化された第１の酸化膜６及び窒化された第２の酸化
膜７はほとんど酸化されず膜厚の増大は無い（第３図（
ｆ））。そして多結晶シリコン膜から成るゲート電極１
０を形成しく第３図（ｇ））、ソース及びトレインとな
る拡散層１１を形成し、層間絶縁膜１２を形成し、コン
タクト孔を形成して配線電極１３を形成し、保護膜とし
てカバー絶縁膜１４を形成する（第３図（（ｈ））。
また、本発明の他の実施例の断面図を第４図に示す。ま
ず、一導電型半導体基板１上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子領域を形
成し、第１の酸化膜３としては例えば８００℃〜１１５
０℃の熱酸化により１００人〜４００人程堆積成し、全
面に不純物、例えば燐を含有した第１の多結晶シリコン
膜１５′を形成する（第４図（ａ））。続いて、フォト
レジスト４を用いて選択的に浮遊ゲート電極１５を形成
しく第４図（ｂ）全）、フォトレジスト４を除去した後
に第２の酸化膜５を例えば８００℃〜１１５０℃の熱酸
化により５０人〜２００人堆積形成する。この時には、
浮遊ゲート電極１５に覆われていない領域の第１の酸化
膜３も熱酸化に晒されるので膜厚が厚くな１１１１３′
となる（第３図（Ｃ））。
ず、一導電型半導体基板１上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子領域を形
成し、第１の酸化膜３としては例えば８００℃〜１１５
０℃の熱酸化により１００人〜４００人程堆積成し、全
面に不純物、例えば燐を含有した第１の多結晶シリコン
膜１５′を形成する（第４図（ａ））。続いて、フォト
レジスト４を用いて選択的に浮遊ゲート電極１５を形成
しく第４図（ｂ）全）、フォトレジスト４を除去した後
に第２の酸化膜５を例えば８００℃〜１１５０℃の熱酸
化により５０人〜２００人堆積形成する。この時には、
浮遊ゲート電極１５に覆われていない領域の第１の酸化
膜３も熱酸化に晒されるので膜厚が厚くな１１１１３′
となる（第３図（Ｃ））。
こうして浮遊ゲート電極１５上に第２の酸化膜５を形成
した後に窒素カス雰囲気又はアンモニアガス雰囲気で熱
処理を行ない全面を窒化する。窒化の時の温度は窒素ガ
ス雰囲気の場合は１０００℃〜１２００℃で、アンモニ
アガス雰囲気の場合は窒素ガス雰囲気の場合よりも反応
性が高いので多少低めの９００℃−１１５０℃で行なう
。その後に、窒化された酸化膜の膜質の均質化の為に熱
酸化を例えば８００℃〜１１５０℃で行なう（第４図（
ｄ））。そして、フォトレジスト８を用いて選択的に、
窒化された第１の酸化膜６を例えば弗酸を用いて除去す
る（第４図（ｅ））。それから、第３の酸化膜９を例え
ば８００℃〜１１５０℃の熱酸化により１００人〜５０
０人程堆積成する。この時、窒化された第２の酸化膜７
ばほとんど酸化されず膜厚の増大は無い（第４図（［）
）。そして、不純物、例えば燐を含有する第２の多結晶
シリコン膜１０′を形成しく第４図（ｇ））、公知のフ
ォトリ゛ツクラフイー技術を用いてゲート電極１０を形
成しく第４図（ｈ））、ソース及びトレインとなる拡散
層１１を形成し、層間絶縁膜１２を形成し、コン。
した後に窒素カス雰囲気又はアンモニアガス雰囲気で熱
処理を行ない全面を窒化する。窒化の時の温度は窒素ガ
ス雰囲気の場合は１０００℃〜１２００℃で、アンモニ
アガス雰囲気の場合は窒素ガス雰囲気の場合よりも反応
性が高いので多少低めの９００℃−１１５０℃で行なう
。その後に、窒化された酸化膜の膜質の均質化の為に熱
酸化を例えば８００℃〜１１５０℃で行なう（第４図（
ｄ））。そして、フォトレジスト８を用いて選択的に、
窒化された第１の酸化膜６を例えば弗酸を用いて除去す
る（第４図（ｅ））。それから、第３の酸化膜９を例え
ば８００℃〜１１５０℃の熱酸化により１００人〜５０
０人程堆積成する。この時、窒化された第２の酸化膜７
ばほとんど酸化されず膜厚の増大は無い（第４図（［）
）。そして、不純物、例えば燐を含有する第２の多結晶
シリコン膜１０′を形成しく第４図（ｇ））、公知のフ
ォトリ゛ツクラフイー技術を用いてゲート電極１０を形
成しく第４図（ｈ））、ソース及びトレインとなる拡散
層１１を形成し、層間絶縁膜１２を形成し、コン。
タクト孔を形成して配線電極１３を形成、し、保護膜と
してカバー絶縁膜１４を形成する（第４図（Ｉ））。
してカバー絶縁膜１４を形成する（第４図（Ｉ））。
また、本発明の他の実施例の断面図を第５図に示す。ま
ず、一導電型半導体基板Ｉ上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子、領域を
形成し、素子領域の所定の領域に一導電型半導体基板１
と逆導電型の不純物をイオン注入法により導入し、熱処
理を例えば８００℃〜１１５０℃で行ない、書込み拡散
層１６を形成する。例えば、一導電型半導体基板ｌがＰ
型の時には不純物として燐又は砒素を用いる（第５図（
ａ））。続いて、公知のフォトエッチング技術を用いて
、書込み拡散層１６上の第１の酸化膜３を一部、例えば
弗酸によりニッチンダ除去して書込み拡散層１６の表面
を露出させた後に、第２の酸化膜５を例えは７００℃〜
１１００℃の熱酸化により５０人〜１５０人堆積形成す
る（第５図（ｂ））。この後、窒素カス雰囲気又はアン
モニアガス雰囲気で熱処理を行ない全面を窒化する。窒
化の時の温度は窒素ガス雰囲気の場合は１０００℃〜１
２００℃、アンモニアガス雰囲気の場合は窒素カス雰囲
気の場合よりも反応性が高いので、多少低めの９００℃
〜１１５０℃で行なう。その後、窒化された酸化膜の膜
質の均質化の為に熱酸化を例えは８００℃〜１１５０℃
で行なう（第５図（Ｃ））。そして、不純物、例えは燐
を含有した多結晶シリコン膜より成る浮遊ゲート電極１
５を所定の領域に形成する（第５図（ｄ））。そして、
第３の酸化膜９を例えば８００℃〜１１５０℃の熱酸化
により５０人〜２００人堆積形成する。この時には、素
子領域上の第１の酸化膜３は窒化されて窒化された第１
の酸化膜６となっている為、熱酸化による膜厚の増大は
無い（第５図（ｅ））。そして、全面を再度、窒素カス
雰囲気又はアンモニアガス雰囲気で熱処理して窒化を行
い、続いて熱酸化を行なう。
ず、一導電型半導体基板Ｉ上に素子分離絶縁膜２を有す
る素子分離領域と第１の酸化膜３を有する素子、領域を
形成し、素子領域の所定の領域に一導電型半導体基板１
と逆導電型の不純物をイオン注入法により導入し、熱処
理を例えば８００℃〜１１５０℃で行ない、書込み拡散
層１６を形成する。例えば、一導電型半導体基板ｌがＰ
型の時には不純物として燐又は砒素を用いる（第５図（
ａ））。続いて、公知のフォトエッチング技術を用いて
、書込み拡散層１６上の第１の酸化膜３を一部、例えば
弗酸によりニッチンダ除去して書込み拡散層１６の表面
を露出させた後に、第２の酸化膜５を例えは７００℃〜
１１００℃の熱酸化により５０人〜１５０人堆積形成す
る（第５図（ｂ））。この後、窒素カス雰囲気又はアン
モニアガス雰囲気で熱処理を行ない全面を窒化する。窒
化の時の温度は窒素ガス雰囲気の場合は１０００℃〜１
２００℃、アンモニアガス雰囲気の場合は窒素カス雰囲
気の場合よりも反応性が高いので、多少低めの９００℃
〜１１５０℃で行なう。その後、窒化された酸化膜の膜
質の均質化の為に熱酸化を例えは８００℃〜１１５０℃
で行なう（第５図（Ｃ））。そして、不純物、例えは燐
を含有した多結晶シリコン膜より成る浮遊ゲート電極１
５を所定の領域に形成する（第５図（ｄ））。そして、
第３の酸化膜９を例えば８００℃〜１１５０℃の熱酸化
により５０人〜２００人堆積形成する。この時には、素
子領域上の第１の酸化膜３は窒化されて窒化された第１
の酸化膜６となっている為、熱酸化による膜厚の増大は
無い（第５図（ｅ））。そして、全面を再度、窒素カス
雰囲気又はアンモニアガス雰囲気で熱処理して窒化を行
い、続いて熱酸化を行なう。
この時の窒化の温度及び熱酸化の温度は、窒素カス雰囲
気の窒化の場合は１０００℃〜１２００℃で、アンモニ
アガス雰囲気の場合は９００℃〜１１５０℃で、熱酸化
は８００℃〜１１５０℃で行なう（第５図（「））。そ
して、フォトレジスト４を用いて選択的に、窒化された
第１の酸化膜６を例えば、弗酸を用いて除去する（第５
図（ｇ））。それから、第４の酸化膜１８を例えは８０
０℃〜１１５０℃の熱酸化Ｐこより１００人〜５００人
程堆積成する。この時、窒化された第３の酸化膜１７は
ほとんど酸化されず膜厚の増大は無い（第５図（ｈ））
。そして、不純物、例えば、燐を含有する第２の多結晶
シリコン膜によりゲート電極１０を形成しく第５図（１
））、ソース及びトレインとなる拡散層１１を形成し、
層間絶縁膜１２を形成し、コンタクト孔を形成して配線
電極１３を形成し、保護膜としてカバー絶縁膜１４を形
成する（第５図（Ｊ））。
気の窒化の場合は１０００℃〜１２００℃で、アンモニ
アガス雰囲気の場合は９００℃〜１１５０℃で、熱酸化
は８００℃〜１１５０℃で行なう（第５図（「））。そ
して、フォトレジスト４を用いて選択的に、窒化された
第１の酸化膜６を例えば、弗酸を用いて除去する（第５
図（ｇ））。それから、第４の酸化膜１８を例えは８０
０℃〜１１５０℃の熱酸化Ｐこより１００人〜５００人
程堆積成する。この時、窒化された第３の酸化膜１７は
ほとんど酸化されず膜厚の増大は無い（第５図（ｈ））
。そして、不純物、例えば、燐を含有する第２の多結晶
シリコン膜によりゲート電極１０を形成しく第５図（１
））、ソース及びトレインとなる拡散層１１を形成し、
層間絶縁膜１２を形成し、コンタクト孔を形成して配線
電極１３を形成し、保護膜としてカバー絶縁膜１４を形
成する（第５図（Ｊ））。
コ発明の効果〕
以上説明したように本発明は、ゲート酸化膜を形成した
後に、窒素カス雰囲気又はアンモニアカス雰囲気で熱処
理を行なってゲート酸化膜を窒化しているのて、ゲート
酸化膜か耐酸化性を持ち、その後の熱酸化に晒されても
膜厚が変化しなし・という効果を有する。
後に、窒素カス雰囲気又はアンモニアカス雰囲気で熱処
理を行なってゲート酸化膜を窒化しているのて、ゲート
酸化膜か耐酸化性を持ち、その後の熱酸化に晒されても
膜厚が変化しなし・という効果を有する。
即ち、最初のゲート酸化膜厚を、後の熱酸化によって形
成されるゲート酸化膜と全く独立に設定出来、従来、２
度の酸化により形成されて（・たゲート酸化膜を１度で
形成出来る様になるのて膜厚のバラツキを小さく出来る
。
成されるゲート酸化膜と全く独立に設定出来、従来、２
度の酸化により形成されて（・たゲート酸化膜を１度で
形成出来る様になるのて膜厚のバラツキを小さく出来る
。
第１図は本発明の一実施例の断面図。第２図は従来例の
断面図。第３図は本発明の他の一実施例の断面図、第４
図は本発明の他の一実施例の断面図、第５図は本発明の
他の一実施例の断面図。 １ ・−４掌型半導体基板、２ 素子分離絶縁膜、３
・・・第１の酸化膜、３ ・厚くなった第１の酸化膜
、４，８・−・フォトレノスト、５第２の酸化膜、６・
・・窒化された第１の酸化膜、７ ・窒化された第２の
酸化膜、９ ・第３の酸化膜、１７ 窒化された第
３の酸化膜、１０′第２の多結晶ソリーン膜、１０
ゲートを極、１１・ 拡散層、１２・・層間絶縁膜、
１３配線電極、１４・・・カバー絶縁膜、１５′・第１
の多結晶ノリコン膜、１５−浮遊ゲート電極、１６・
書込み拡散層、１８ ・・・第４の酸化膜。 代理人 弁理士 内 原 晋 垢１良 第１図 第２酬 第３２ 第３図 第４図 第５図
断面図。第３図は本発明の他の一実施例の断面図、第４
図は本発明の他の一実施例の断面図、第５図は本発明の
他の一実施例の断面図。 １ ・−４掌型半導体基板、２ 素子分離絶縁膜、３
・・・第１の酸化膜、３ ・厚くなった第１の酸化膜
、４，８・−・フォトレノスト、５第２の酸化膜、６・
・・窒化された第１の酸化膜、７ ・窒化された第２の
酸化膜、９ ・第３の酸化膜、１７ 窒化された第
３の酸化膜、１０′第２の多結晶ソリーン膜、１０
ゲートを極、１１・ 拡散層、１２・・層間絶縁膜、
１３配線電極、１４・・・カバー絶縁膜、１５′・第１
の多結晶ノリコン膜、１５−浮遊ゲート電極、１６・
書込み拡散層、１８ ・・・第４の酸化膜。 代理人 弁理士 内 原 晋 垢１良 第１図 第２酬 第３２ 第３図 第４図 第５図
Claims (4)
- （１）一導電型半導体基板上に素子領域及び素子分離領
域を形成する工程と、前記素子領域に熱酸化法によりゲ
ート絶縁膜となる第１の酸化膜を形成する工程と、窒素
又はアンモニア雰囲気中で熱処理を行ない全面を窒化し
た後に熱酸化を行なう工程と、フォトエッチング技術に
より所定の領域の窒化された前記第１の酸化膜を除去し
、熱酸化法により前記窒化された前記第１の酸化膜をマ
スクとして所定の領域にゲート絶縁膜となる第２の酸化
膜を形成する工程と、多結晶シリコン膜より成るゲート
電極を形成する工程とを有する事を特徴とするＭＯＳ型
半導体装置の製造方法。 - （２）一導電型半導体基板上に素子領域及び素子分離領
域を形成する工程と、前記素子領域に熱酸化法によりゲ
ート絶縁膜となる第１の酸化膜を形成する工程と、フォ
トエッチング技術により所定の前記素子領域の前記第１
の酸化膜の一部を除去し熱酸化法によりゲート絶縁膜と
なる第２の酸化膜を形成する工程と、窒素又はアンモニ
ア雰囲気中で熱処理を行ない全面を窒化した後に熱酸化
を行なう工程と、フォトエッチング技術により所定の領
域の窒化された前記第１の酸化膜を除去し熱酸化法によ
り前記窒化された前記第１の酸化膜及び窒化された前記
第２の酸化膜をマスクとして所定の領域にゲート絶縁膜
となる第３の酸化膜を形成する工程と、多結晶シリコン
膜より成るゲート電極を形成する工程とを有する事を特
徴とするＭＯＳ型半導体装置の製造方法。 - （３）一導電型半導体基板上に素子領域及び素子分離領
域を形成する工程と、前記素子領域にゲート絶縁膜とな
る第１の酸化膜を形成する工程と、所定の領域に浮遊ゲ
ート電極となる第１の多結晶シリコン膜を形成する工程
と、熱酸化法により前記第１の多結晶シリコン膜上に第
２の酸化膜を形成し、窒素又はアンモニア雰囲気中で熱
処理を行ない全面を窒化した後に熱酸化を行なう工程と
、フォトエッチング技術により所定の前記素子領域の窒
化された第１の酸化膜を除去し、熱酸化法により前記窒
化された第２の酸化膜をマスクとして所定の領域にゲー
ト絶縁膜となる第３の酸化膜を形成する工程と、第２の
多結晶シリコン膜より成るゲート電極を形成する工程と
を有する事を特徴とするＭＯＳ型半導体装置の製造方法
。 - （４）一導電型半導体基板上に素子領域及び素子分離領
域を形成する工程と、前記素子領域に熱酸化法によりゲ
ート絶縁膜となる第１の酸化膜を形成する工程と、所定
の領域に前記一導電型半導体基板と逆導電型の拡散層を
形成する工程と、フォトエッチング技術により前記拡散
層上に前記第１の酸化膜の一部を除去し熱酸化法により
ゲート絶縁膜となる第２の酸化膜を形成する工程と、窒
素又はアンモニア雰囲気中で熱処理を行ない全面を窒化
した後に熱酸化を行なう工程と、所定の領域に浮遊ゲー
ト電極となる第１の多結晶シリコン膜を形成する工程と
を有する事を特徴とする第３項記載のＭＯＳ型半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340916A JP2666565B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
| US07/779,078 US5254489A (en) | 1990-10-18 | 1991-10-18 | Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340916A JP2666565B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208570A true JPH04208570A (ja) | 1992-07-30 |
| JP2666565B2 JP2666565B2 (ja) | 1997-10-22 |
Family
ID=18341485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340916A Expired - Lifetime JP2666565B2 (ja) | 1990-10-18 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666565B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923983A (en) * | 1996-12-23 | 1999-07-13 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects |
| US6475862B1 (en) * | 1999-08-13 | 2002-11-05 | Nec Corporation | Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582071A (ja) * | 1981-06-25 | 1983-01-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01170094A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 基板実装構造 |
| JPH0284776A (ja) * | 1987-11-02 | 1990-03-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1990
- 1990-11-30 JP JP2340916A patent/JP2666565B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582071A (ja) * | 1981-06-25 | 1983-01-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0284776A (ja) * | 1987-11-02 | 1990-03-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01170094A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 基板実装構造 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923983A (en) * | 1996-12-23 | 1999-07-13 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects |
| US6475862B1 (en) * | 1999-08-13 | 2002-11-05 | Nec Corporation | Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666565B2 (ja) | 1997-10-22 |
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