JPS62104078A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS62104078A JPS62104078A JP60242752A JP24275285A JPS62104078A JP S62104078 A JPS62104078 A JP S62104078A JP 60242752 A JP60242752 A JP 60242752A JP 24275285 A JP24275285 A JP 24275285A JP S62104078 A JPS62104078 A JP S62104078A
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- oxide film
- silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタを有する半導体
集積回路装置の製造方法に関し、特にゲート電極を多結
晶シリコン層と高融点金属シリサイド層とで２層に構成
した半導体集積回路装置の製造方法に関する。
集積回路装置の製造方法に関し、特にゲート電極を多結
晶シリコン層と高融点金属シリサイド層とで２層に構成
した半導体集積回路装置の製造方法に関する。
半導体集積回路装置の集積度の向上に伴って、ゲート電
極に多結晶シリコン層を用いるＭＯＳ型電界効果トラン
ジスタのゲート電極抵抗の影響も大きくなってきており
、このためゲート電極を多結晶シリコン層と高融点金属
シリサイド層とで２層に構成するものが提案されている
。
極に多結晶シリコン層を用いるＭＯＳ型電界効果トラン
ジスタのゲート電極抵抗の影響も大きくなってきており
、このためゲート電極を多結晶シリコン層と高融点金属
シリサイド層とで２層に構成するものが提案されている
。
従来、この種のＭＯＳ型電界効果トランジスタの製造方
法としては、第３図（ａ）〜（ｄ）に示す方法が一般に
用いられている。
法としては、第３図（ａ）〜（ｄ）に示す方法が一般に
用いられている。
即ち、同図（ａ）のように、シリコン基板２１上にフィ
ールド酸化膜２２及びゲート酸化膜２３を形成後、多結
晶シリコン１ｌＵ２４を形成し、更にこの上にシリコン
酸化膜２５及びシリコン窒化膜２６を順次積層形成する
。
ールド酸化膜２２及びゲート酸化膜２３を形成後、多結
晶シリコン１ｌＵ２４を形成し、更にこの上にシリコン
酸化膜２５及びシリコン窒化膜２６を順次積層形成する
。
次いで、同図（ｂ）のように、フォトエツチング技術に
よりシリコン窒化膜２６．シリコン酸化１１１２５及び
多結晶シリコン膜２４を順次エツチングしてゲート電極
２７のバターニングを行う。そして、このゲート電極２
７をマスクにしてシリコン基板２１に不純物をイオン注
入し、ソース・ドレイン領域２８を形成する。
よりシリコン窒化膜２６．シリコン酸化１１１２５及び
多結晶シリコン膜２４を順次エツチングしてゲート電極
２７のバターニングを行う。そして、このゲート電極２
７をマスクにしてシリコン基板２１に不純物をイオン注
入し、ソース・ドレイン領域２８を形成する。
続いて、同図（ｃ）のように、熱酸化処理を行ってゲー
ト電極２７の側面乃至ソース・ドレイン領域２８上に厚
い酸化膜２９を形成する。そして、前記シリコン窒化膜
２６を除去し、更にゲート電極２７上側に薄い状態で存
在しているシリコン酸化膜２５をエツチングして少なく
ともゲート電極２７の上面が露呈されるようにし、その
上で全面に高融点金属を被着させる。
ト電極２７の側面乃至ソース・ドレイン領域２８上に厚
い酸化膜２９を形成する。そして、前記シリコン窒化膜
２６を除去し、更にゲート電極２７上側に薄い状態で存
在しているシリコン酸化膜２５をエツチングして少なく
ともゲート電極２７の上面が露呈されるようにし、その
上で全面に高融点金属を被着させる。
しかる上で、熱処理を行ってゲート電極２７上の高融点
金属をシリサイド化し、かっシリサイド化しない未反応
の高融点金属を除去することによって、同図（ｄ）のよ
うにゲート電極２７上にのみ高融点金属シリサイド層３
０を形成し、これにより多結晶シリコン層と高融点金属
シリサイド層からなる２層構造のゲート電極を完成する
。
金属をシリサイド化し、かっシリサイド化しない未反応
の高融点金属を除去することによって、同図（ｄ）のよ
うにゲート電極２７上にのみ高融点金属シリサイド層３
０を形成し、これにより多結晶シリコン層と高融点金属
シリサイド層からなる２層構造のゲート電極を完成する
。
上述した従来の製造方法では、ゲート電極２７上面のみ
を露呈させて高融点金属のシリサイド化を行うために、
ゲート電極２７の側面やソース・ドレイン領域２８の上
面に厚いシリコン酸化膜２９を形成する必要がある。即
ち、ゲート電極２７上のシリコン酸化膜２５をエツチン
グする際に、ゲート電極側面やソース・ドレイン領域上
面が露呈されるのを防止するためである。
を露呈させて高融点金属のシリサイド化を行うために、
ゲート電極２７の側面やソース・ドレイン領域２８の上
面に厚いシリコン酸化膜２９を形成する必要がある。即
ち、ゲート電極２７上のシリコン酸化膜２５をエツチン
グする際に、ゲート電極側面やソース・ドレイン領域上
面が露呈されるのを防止するためである。
このため、この厚いシリコン酸化膜２９を形成する際に
、特にゲート電極２７の側面ではゲート電極を構成する
多結晶シリコン層自身を熱酸化しているため、その分ゲ
ート電極の長さが減少され、ゲート長の制御性が悪くな
る。
、特にゲート電極２７の側面ではゲート電極を構成する
多結晶シリコン層自身を熱酸化しているため、その分ゲ
ート電極の長さが減少され、ゲート長の制御性が悪くな
る。
また、この厚いシリコン酸化膜２９の形成時に、ゲート
電極としての多結晶シリコン層とシリコン基板２１との
間、或いは多結晶シリコン層とシリコン窒化膜２６との
間でシリコン酸化膜２９の食い込みが発生し、ゲート電
極２７の形状が悪化されるという問題も生じている。
電極としての多結晶シリコン層とシリコン基板２１との
間、或いは多結晶シリコン層とシリコン窒化膜２６との
間でシリコン酸化膜２９の食い込みが発生し、ゲート電
極２７の形状が悪化されるという問題も生じている。
本発明の半導体集積回路装置の製造方法は、多結晶シリ
コン層と高融点金属シリサイド層との２層構造のゲート
電極を有するＭＯ３型電界効果トランジスタを、そのゲ
ート長の制御性を改善し、かつゲート電極形状を良好に
維持しながら製造するものであり、多結晶シリコンのゲ
ート電極を形成した後に、全面に酸化膜を成長する工程
と、この上にエツチング速度の等しい材料膜を上面が平
坦になるように形成する工程と、その後これらの膜をエ
ツチングバックしてゲート電極上面を露呈させる工程と
、この上に高融点金属を被着するとともにこれを熱処理
してシリサイド化し、しかる上で未反応の高融点金属を
除去する工程とを含んでいる。
コン層と高融点金属シリサイド層との２層構造のゲート
電極を有するＭＯ３型電界効果トランジスタを、そのゲ
ート長の制御性を改善し、かつゲート電極形状を良好に
維持しながら製造するものであり、多結晶シリコンのゲ
ート電極を形成した後に、全面に酸化膜を成長する工程
と、この上にエツチング速度の等しい材料膜を上面が平
坦になるように形成する工程と、その後これらの膜をエ
ツチングバックしてゲート電極上面を露呈させる工程と
、この上に高融点金属を被着するとともにこれを熱処理
してシリサイド化し、しかる上で未反応の高融点金属を
除去する工程とを含んでいる。
次に、本発明を図面を参照して説明する。
第１図＜ａ＞〜（ｅ）は本発明の一実施例を工程順に説
明するための断面図である。
明するための断面図である。
先ず、同図（ａ）のように、シリコン基板１の表面に選
択酸化法等によってフィールド酸化膜２を形成し、更に
活性素子領域にゲート酸化膜３を形成する。そして、全
面に多結晶シリコン膜４を約３０００人の厚さに成長さ
せ、かつこれを所要のパターンにエツチングしてゲート
電極５を形成する。
択酸化法等によってフィールド酸化膜２を形成し、更に
活性素子領域にゲート酸化膜３を形成する。そして、全
面に多結晶シリコン膜４を約３０００人の厚さに成長さ
せ、かつこれを所要のパターンにエツチングしてゲート
電極５を形成する。
また、このゲート電極５を利用した自己整合法によって
前記シリコン基板１に不純物をイオン注入し、ソース・
ドレイン領域６を形成する。
前記シリコン基板１に不純物をイオン注入し、ソース・
ドレイン領域６を形成する。
次に、同図（ｂ）のように、気相成長法によりシリコン
酸化膜７をゲート電極５と略同じ厚さ、即ち３０００人
の厚さに成長させる。更に、この上にシリコン酸化膜７
と略同じエツチング速度を有する材料の膜、ここではＳ
ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８をその上
面が平坦になるように形成する。この場合、５ＯＧｌｉ
！８は塗布形成しており、その厚さは約５０００人あれ
ば充分にゲート電極５や酸化膜７の凹凸を吸収して上面
の平坦化を実現できる。
酸化膜７をゲート電極５と略同じ厚さ、即ち３０００人
の厚さに成長させる。更に、この上にシリコン酸化膜７
と略同じエツチング速度を有する材料の膜、ここではＳ
ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜８をその上
面が平坦になるように形成する。この場合、５ＯＧｌｉ
！８は塗布形成しており、その厚さは約５０００人あれ
ば充分にゲート電極５や酸化膜７の凹凸を吸収して上面
の平坦化を実現できる。
次いで、ＣＦ、系のガスを用いて異方性の工、。
チングを行い、同図（ｃ）のように前記ＳＯＧ膜８とシ
リコン酸化膜７とを上面から平行にエツチングバックし
、前記ゲート電極５の上面を露呈させる。
リコン酸化膜７とを上面から平行にエツチングバックし
、前記ゲート電極５の上面を露呈させる。
しかる上で、同図（ｄ）のように全面に高融点金属、こ
こではチタン膜９を約１０００人の厚さに被着させ、そ
の後６００℃、１時間の熱処理を行って多結晶シリコン
からなるゲート電極５上面に接するチタン膜９をシリサ
イド化させ、チタンシリサイド層１０を形成する。その
後、過酸化水素系のエツチング液によって未反応のチタ
ン膜９を除去することにより、同図（ｅ）のように多結
晶シリコン層とチタンシリサイド層からなる２層構造の
ゲート電極を完成できる。
こではチタン膜９を約１０００人の厚さに被着させ、そ
の後６００℃、１時間の熱処理を行って多結晶シリコン
からなるゲート電極５上面に接するチタン膜９をシリサ
イド化させ、チタンシリサイド層１０を形成する。その
後、過酸化水素系のエツチング液によって未反応のチタ
ン膜９を除去することにより、同図（ｅ）のように多結
晶シリコン層とチタンシリサイド層からなる２層構造の
ゲート電極を完成できる。
この製造方法によれば、多結晶シリコンからなるゲート
電極５を酸化させる工程を設けることなく、ゲート電極
５の上面のみを露呈させることができ、高融点金属をゲ
ート電極上でのみシリサイド化することができるので、
ゲート電極の酸化が原因とされるゲート長の減少や、酸
化膜の食い込みによるゲート形状の悪化等の不具合が生
じることは全くなく、ゲート長制御性の向上やゲート形
状維持を容易に達成することができる。
電極５を酸化させる工程を設けることなく、ゲート電極
５の上面のみを露呈させることができ、高融点金属をゲ
ート電極上でのみシリサイド化することができるので、
ゲート電極の酸化が原因とされるゲート長の減少や、酸
化膜の食い込みによるゲート形状の悪化等の不具合が生
じることは全くなく、ゲート長制御性の向上やゲート形
状維持を容易に達成することができる。
第２図は本発明の応用例を示しており、上述したゲート
電極の２層構造化に加えてソース・ドレイン領域６を高
融点金属シリサイド化する構造を製造する実施例である
。
電極の２層構造化に加えてソース・ドレイン領域６を高
融点金属シリサイド化する構造を製造する実施例である
。
即ち、前記した第１図（ａ）のゲート電極５の形成後に
、第２図（ａ）のようにシリコン基板ｌ上で３００人の
酸化膜１１を形成するように軽く熱酸化処理を行なう。
、第２図（ａ）のようにシリコン基板ｌ上で３００人の
酸化膜１１を形成するように軽く熱酸化処理を行なう。
このとき、ゲート電極５は、多結晶シリコンに導入され
たリンによって酸化が増速され酸化膜１２の膜厚は５０
０人となる。
たリンによって酸化が増速され酸化膜１２の膜厚は５０
０人となる。
そして、これら酸化膜１１．１２を薄い酸化膜１１が先
に無くなるまでエツチングし、ソース・ドレイン領域相
当箇所のシリコン基板１を露呈させる。この上で同図（
ｂ）のように全面に高融点金属のチタン膜１３を被着さ
せ、前記と同様に熱処理を行ってソース・ドレイン領域
相当箇所上のチタンをシリサイド化させる。そして、未
反応のチタン膜１３をエツチング除去することにより、
同図（ｃ）のようにソース・ドレイン領域相当箇所上に
チタンシリサイド膜１４が形成される。
に無くなるまでエツチングし、ソース・ドレイン領域相
当箇所のシリコン基板１を露呈させる。この上で同図（
ｂ）のように全面に高融点金属のチタン膜１３を被着さ
せ、前記と同様に熱処理を行ってソース・ドレイン領域
相当箇所上のチタンをシリサイド化させる。そして、未
反応のチタン膜１３をエツチング除去することにより、
同図（ｃ）のようにソース・ドレイン領域相当箇所上に
チタンシリサイド膜１４が形成される。
しかる上で、不純物をイオン注入することにより、ゲー
ト電極５を用いた自己整合によってソース・ドレイン領
域６が形成される。
ト電極５を用いた自己整合によってソース・ドレイン領
域６が形成される。
以下、前記第１図（ｂ）〜（ｄ）と同じ工程を施すこと
によりゲート電極５上にチタンシリサイド膜ｌＯを形成
でき、これによりゲート電極及びソース・ドレイン電極
を金属シリサイド層で構成したＭＯ３型電界効果トラン
ジスタを得ることができる。
によりゲート電極５上にチタンシリサイド膜ｌＯを形成
でき、これによりゲート電極及びソース・ドレイン電極
を金属シリサイド層で構成したＭＯ３型電界効果トラン
ジスタを得ることができる。
なお、この実施例では第２図（ａ）の工程でゲート電極
５の酸化を行っているが、この酸化は軽い酸化処理であ
るため、ゲート長やゲート形状に悪影響を及ぼすことは
ない。
５の酸化を行っているが、この酸化は軽い酸化処理であ
るため、ゲート長やゲート形状に悪影響を及ぼすことは
ない。
また、前記実施例ではシリコン酸化膜７と同じエツチン
グ比の材料としてＳＯＧ膜８を用いているが、これに代
えて他の材料を利用することも可能である。
グ比の材料としてＳＯＧ膜８を用いているが、これに代
えて他の材料を利用することも可能である。
以上説明したように本発明は、多結晶シリコンのゲート
電極を形成した後に、全面に酸化膜を成長する工程と、
この上にエツチング速度の等しい材料膜を上面が平坦に
なるように形成する工程と、その後これらの膜をエツチ
ングバンクしてゲート電極上面を露呈させる工程と、こ
の上に高融点金属を被着するとともにこれを熱処理して
シリサイド化し、しかる上で未反応の高融点金属を除去
する工程とを含んでいる。ので、多結晶シリコンからな
るゲート電極を激しく熱酸化させることなくゲート電極
の２層構造化を図ることができ、これによりゲート長を
所要の長さに精度よく制御できるとともに、酸化膜の食
い込みを抑制してゲート電極形状の悪化を防止すること
ができるという効果がある。
電極を形成した後に、全面に酸化膜を成長する工程と、
この上にエツチング速度の等しい材料膜を上面が平坦に
なるように形成する工程と、その後これらの膜をエツチ
ングバンクしてゲート電極上面を露呈させる工程と、こ
の上に高融点金属を被着するとともにこれを熱処理して
シリサイド化し、しかる上で未反応の高融点金属を除去
する工程とを含んでいる。ので、多結晶シリコンからな
るゲート電極を激しく熱酸化させることなくゲート電極
の２層構造化を図ることができ、これによりゲート長を
所要の長さに精度よく制御できるとともに、酸化膜の食
い込みを抑制してゲート電極形状の悪化を防止すること
ができるという効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に説
明するための断面図、第２図（ａ）〜（ｃ）は他の実施
例の工程を説明するための断面図、第３図（ａ）〜（ｄ
）は従来工程を説明するための断面図である。 １．２１・・・シリコン基板、２，２２・・・フィール
ド酸化膜、３．２３・・・ゲート酸化膜、４．２４・・
・多結晶シリコン膜、５．２７・・・ゲート電極、６．
２８・・・ソース・ドレイン領域、７・・・シリコン酸
化膜、８・・・ＳＯＧ膜、９・・・チタン膜、１０．３
０・・・チタンシリサイド層、１１．１２・・・シリコ
ン酸化膜、１３・・・チタン膜、１４・・・チタンシリ
サイド層、２９・・・厚いシリコン酸化膜。 第３図
明するための断面図、第２図（ａ）〜（ｃ）は他の実施
例の工程を説明するための断面図、第３図（ａ）〜（ｄ
）は従来工程を説明するための断面図である。 １．２１・・・シリコン基板、２，２２・・・フィール
ド酸化膜、３．２３・・・ゲート酸化膜、４．２４・・
・多結晶シリコン膜、５．２７・・・ゲート電極、６．
２８・・・ソース・ドレイン領域、７・・・シリコン酸
化膜、８・・・ＳＯＧ膜、９・・・チタン膜、１０．３
０・・・チタンシリサイド層、１１．１２・・・シリコ
ン酸化膜、１３・・・チタン膜、１４・・・チタンシリ
サイド層、２９・・・厚いシリコン酸化膜。 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に多結晶シリコンのゲート電極及びソ
ース・ドレイン領域を形成する工程と、このゲート電極
を含む全面に酸化膜を成長する工程と、その上にこの酸
化膜とエッチング速度の等しい材料膜を上面が平坦にな
るように形成する工程と、これら酸化膜及びエッチング
速度の等しい材料膜を一体的にエッチングバックして前
記ゲート電極上面を露呈させる工程と、全面に高融点金
属を被着するとともにこれを熱処理し前記ゲート電極上
面の高融点金属をシリサイド化する工程と、未反応の高
融点金属を除去する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。 ２、酸化膜とエッチング比の等しい材料膜にＳＯＧ膜を
用い、これを酸化膜上に塗布形成してなる特許請求の範
囲第１項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242752A JPS62104078A (ja) | 1985-10-31 | 1985-10-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242752A JPS62104078A (ja) | 1985-10-31 | 1985-10-31 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104078A true JPS62104078A (ja) | 1987-05-14 |
Family
ID=17093739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242752A Pending JPS62104078A (ja) | 1985-10-31 | 1985-10-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104078A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133368A (ja) * | 1987-08-13 | 1989-05-25 | Internatl Business Mach Corp <Ibm> | ポリシリコン・ゲートｆｅｔの形成方法 |
| US6287911B1 (en) | 1998-03-03 | 2001-09-11 | Nec Corporation | Semiconductor device with silicide layers and fabrication method thereof |
| KR100472769B1 (ko) * | 1995-09-28 | 2005-07-04 | 내셔널 세미콘덕터 코포레이션 | Cmos양립가능한공정에서표면-채널nmos및pmos트랜지스터를형성하는방법 |
-
1985
- 1985-10-31 JP JP60242752A patent/JPS62104078A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133368A (ja) * | 1987-08-13 | 1989-05-25 | Internatl Business Mach Corp <Ibm> | ポリシリコン・ゲートｆｅｔの形成方法 |
| KR100472769B1 (ko) * | 1995-09-28 | 2005-07-04 | 내셔널 세미콘덕터 코포레이션 | Cmos양립가능한공정에서표면-채널nmos및pmos트랜지스터를형성하는방법 |
| US6287911B1 (en) | 1998-03-03 | 2001-09-11 | Nec Corporation | Semiconductor device with silicide layers and fabrication method thereof |
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