JPS5933271B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5933271B2 JPS5933271B2 JP53114627A JP11462778A JPS5933271B2 JP S5933271 B2 JPS5933271 B2 JP S5933271B2 JP 53114627 A JP53114627 A JP 53114627A JP 11462778 A JP11462778 A JP 11462778A JP S5933271 B2 JPS5933271 B2 JP S5933271B2
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- JP
- Japan
- Prior art keywords
- film
- silicon
- silicon dioxide
- nitride film
- dioxide film
- Prior art date
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- Expired
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
従来のシリコンを用いたＭＯＳトランジスタのソース・
ドレイン、あるいはバイポーラトランジスタのエミッタ
、ベース、およびコレクターなどへの電極接続は、基本
的にはいずれもマスク合せを要するホトエッチング法に
よつて行われている。
ドレイン、あるいはバイポーラトランジスタのエミッタ
、ベース、およびコレクターなどへの電極接続は、基本
的にはいずれもマスク合せを要するホトエッチング法に
よつて行われている。
そのために電極接続面積は拡大し、微小な接続形成が国
難である。本発明はこの点を改善し、接続面積を飛躍的
に小さくするものである。本発明を第１図〜第１図に示
したプロセスフローにもとずいて説明する。
難である。本発明はこの点を改善し、接続面積を飛躍的
に小さくするものである。本発明を第１図〜第１図に示
したプロセスフローにもとずいて説明する。
第１図に示すように、Ｐ型のシ９コン基板１上に厚さ５
２ｎｍ程度の第１のＳｉＯ２膜２を従来の熱酸化法など
で形成し厚さ１μｍ程度のＳｉ窒化膜３とこのエッチン
グ時のマスクとする膜４（第２のＳｉＯ２膜または多結
晶Ｓｉ膜）を選択的に被着する。Ｓｉ窒化膜３は後のリ
フトオフに用いるので厚い方がよく、通常のＣＶＤ法よ
りはプラズマ堆積法の方が応力が小さくより好ましい。
またこの２種の多層膜でもよ” い。この後第２図に示
すように１０００℃、５時間のｗｅｔｏ２熱酸化を行な
い、上記Ｓｉ基板１のうち、Ｓｉ酸化膜３の被着してい
ない部分の表面領域に厚さ１μｍのフィールドＳｉＯ２
膜５が形成さ・ れる。
２ｎｍ程度の第１のＳｉＯ２膜２を従来の熱酸化法など
で形成し厚さ１μｍ程度のＳｉ窒化膜３とこのエッチン
グ時のマスクとする膜４（第２のＳｉＯ２膜または多結
晶Ｓｉ膜）を選択的に被着する。Ｓｉ窒化膜３は後のリ
フトオフに用いるので厚い方がよく、通常のＣＶＤ法よ
りはプラズマ堆積法の方が応力が小さくより好ましい。
またこの２種の多層膜でもよ” い。この後第２図に示
すように１０００℃、５時間のｗｅｔｏ２熱酸化を行な
い、上記Ｓｉ基板１のうち、Ｓｉ酸化膜３の被着してい
ない部分の表面領域に厚さ１μｍのフィールドＳｉＯ２
膜５が形成さ・ れる。
この後第３図に示すように、所定の量だけＳｉ窒化膜３
をサイドエッチし、続いてＳｉＯ２膜２の厚さだけＳｉ
Ｏ２膜を全体にエッチングで除去する。これによつてフ
イールドＳｉＯ２膜５のエツヂに添つてＳｉ基板１の表
面が露出する。この後第４図に示すようにリンやヒ素な
ど第１導電型不純物を添加した多結晶Ｓｉ膜６を被着す
る。
をサイドエッチし、続いてＳｉＯ２膜２の厚さだけＳｉ
Ｏ２膜を全体にエッチングで除去する。これによつてフ
イールドＳｉＯ２膜５のエツヂに添つてＳｉ基板１の表
面が露出する。この後第４図に示すようにリンやヒ素な
ど第１導電型不純物を添加した多結晶Ｓｉ膜６を被着す
る。
この後の熱処理によつてＳｉ基板１の表面上にｎ＋層７
が形成される。多結晶Ｓｉ膜６はＳｉ窒化膜３のふちで
積極的に段切れを起させるため、ＣＶＤ法よ勺は蒸着法
が望ましい。この後第５図に示すように所定の厚さだけ
多結晶Ｓｉを酸化して第三のＳｉＯ２膜８を形成し、Ｓ
ｉ窒化膜３をエツチングするとこの部分がリフトオフさ
れて除去され、さらに第一のＳｉＯ，膜２を除去すると
Ｓｉ基板１が露出される。
が形成される。多結晶Ｓｉ膜６はＳｉ窒化膜３のふちで
積極的に段切れを起させるため、ＣＶＤ法よ勺は蒸着法
が望ましい。この後第５図に示すように所定の厚さだけ
多結晶Ｓｉを酸化して第三のＳｉＯ２膜８を形成し、Ｓ
ｉ窒化膜３をエツチングするとこの部分がリフトオフさ
れて除去され、さらに第一のＳｉＯ，膜２を除去すると
Ｓｉ基板１が露出される。
この後イオン打込み法などでＳｉ基板表面部をｎ型化し
、第６図に示すようにｐ＋層１０とこれに接続する多結
晶ＳｉやＡｌで代表されるエミツタ電極９を被着する。
、第６図に示すようにｐ＋層１０とこれに接続する多結
晶ＳｉやＡｌで代表されるエミツタ電極９を被着する。
これによつてＰｎｐトランジスタが形成できる。本発明
を用いると、ベースとしてのｎ型領域７に多結晶Ｓｉ６
がＳｉ窒化膜３のサイドエッチ分だけの幅で接続される
。
を用いると、ベースとしてのｎ型領域７に多結晶Ｓｉ６
がＳｉ窒化膜３のサイドエッチ分だけの幅で接続される
。
この幅は容易に１μｍ以下にしうるから、極めて微小な
接続面積を容易に得ることができる。またエミツタ１０
形成時まで、只一枚のホトマスクしか用いていないので
高い歩留力が期待できる。以上の説明はバイボーラトラ
ンジスタへの適用例であつたが、第５図に示した構造か
ら、イオン打込み等によるベース領域の形成を削除し、
第７図に示すように、熱酸化を行つてゲート電極１１を
被着すればｎチヤネルのＭＯＳトランジスタが形成でき
る。
接続面積を容易に得ることができる。またエミツタ１０
形成時まで、只一枚のホトマスクしか用いていないので
高い歩留力が期待できる。以上の説明はバイボーラトラ
ンジスタへの適用例であつたが、第５図に示した構造か
ら、イオン打込み等によるベース領域の形成を削除し、
第７図に示すように、熱酸化を行つてゲート電極１１を
被着すればｎチヤネルのＭＯＳトランジスタが形成でき
る。
このときフイールドＳｉＯ２膜のへｂ部をとＤ囲んでｎ
＋層７が形成されるのでへｂの２ケ所に籠層が形成され
ないようにＳｉＯ２膜等で覆つて卦けば、分離された籠
層７一１，７一２が形成でき、これらをソース・ドレイ
ンとする。以上の説明はＰｎｐトランジスタ、ｎチヤネ
ルＭＯＳトランジスタの例であるが、ｎをｐにかえるだ
けで逆のタイプのトランジスタが形成できる。
＋層７が形成されるのでへｂの２ケ所に籠層が形成され
ないようにＳｉＯ２膜等で覆つて卦けば、分離された籠
層７一１，７一２が形成でき、これらをソース・ドレイ
ンとする。以上の説明はＰｎｐトランジスタ、ｎチヤネ
ルＭＯＳトランジスタの例であるが、ｎをｐにかえるだ
けで逆のタイプのトランジスタが形成できる。
第１図から第７図は本発明の工程を示す図である。
２，５，８：酸化ケイ素膜、３：チツ化ケイ素膜。
Claims (1)
- １ 下記工程を含む半導体装置の製造方法（１）半導体
基板表面に第１の二酸化ケイ素膜を被着する工程（２）
上記第１の二酸化ケイ素膜上の所望部分上にチッ化ケイ
素膜および該チッ化ケイ素膜上に第２の二酸化ケイ素膜
または多結晶ケイ素膜を被着する工程（３）上記チッ化
ケイ素膜をマスクに用いて、上記半導体基板の表面領域
に、フイールド二酸化ケイ素膜を形成する工程（４）上
記チッ化ケイ素膜の側面をエッチする工程（５）上記第
１の二酸化ケイ素膜の露出された部分を除去する工程（
６）上記チッ化ケイ素膜上の第２の二酸化ケイ素膜また
は多結晶ケイ素膜を除去する工程（７）第１導電型不純
物を添加された多結晶ケイ素膜を被着する工程（８）熱
処理を行ない上記半導体基板表面領域の所望部分に上記
不純物を拡散する工程（９）上記不純物を添加された多
結晶ケイ素膜の表面を酸化して第３の二酸化ケイ素膜を
形成する工程（１０）上記チッ化ケイ素膜を、該チッ化
ケイ素膜上に被着されてある多結晶ケイ素膜および第３
の二酸化ケイ素膜とともに除去する工程（１１）上記第
１の二酸化ケイ素膜を除去し、露出された上記半導体基
板の表面領域に第１導電型領域を形成する工程
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53114627A JPS5933271B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53114627A JPS5933271B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541738A JPS5541738A (en) | 1980-03-24 |
| JPS5933271B2 true JPS5933271B2 (ja) | 1984-08-14 |
Family
ID=14642573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53114627A Expired JPS5933271B2 (ja) | 1978-09-20 | 1978-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933271B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673462A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57181157A (en) * | 1981-05-01 | 1982-11-08 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit device |
| JPS5878425A (ja) * | 1981-11-04 | 1983-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
| JPS62216270A (ja) * | 1986-05-15 | 1987-09-22 | Nec Corp | 半導体装置の製造方法 |
-
1978
- 1978-09-20 JP JP53114627A patent/JPS5933271B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541738A (en) | 1980-03-24 |
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