JPH03231431A - 半導体装置の製造方法及びその半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、高集積、高速動作を可能とするバイポーラ
型の半導体装置の製造方法及びその半導体装置に関する
。

（従来の技術〉 従来のバイポーラ型半導体装置の製造方法及びこの製造
方法により製作された半導体装置を第３図により説明す
る。

第３図（Ａ）に示す様に、Ｎ−型シリコン基板３０１上
に硼素原子等のＰ型不純物を含むＰ＋多多結晶シリリン
膜３０２形成し、更にＰ０多結晶シリコン膜３０２上に
酸化膜３０３を積層形成する。その後、フォトリソグラ
フィー技術と異方性エツチング技術とを用いて、概略垂
直な側壁を有する溝を形成してＮ−型シリコン基板３０
１の一部表面を露出する。

次に第３図（Ｂ）に示す様に、露出したＮ−型シリコン
基板３０１とＰ０多結晶シリコン膜３０２の側壁部分と
を熱酸化して、薄い酸化Ｍ３０８を形成する。続いてイ
オン注入法により、薄い酸化膜３０８を通してＮ−型シ
リコン基板３０１の表層部分に硼素原子を注入した後に
窒素ガス等の不活性雰囲気中で熱処理を施して、Ｎ−型
シリコン基板に活性ベース層３１Ｇを形成する。この時
の熱処理によって、Ｐ９多結晶シリコン膜３０２からの
拡散でＰ９拡散層３０９，３０９を形成する。更に、全
面に厚い酸化膜（図示せず）を付着生成した後に、異方
性エツチング技術を用いて厚い酸化膜を異方性エツチン
グして側壁酸化膜３１１，３１１を得る。又この時の異
方性エツチングによって側壁酸化膜３１１゜３１１間の
薄い酸化Ｍ３０８を除去して、活性ベース層３１０の一
部を露出する。

次いで第３図（Ｃ）に示す様に、砒素等のＮ型不純物を
含んだＮゝ多多結晶シリリン膜３１３全面に付着形成す
る。そしてフォトリソグラフィー技術を用いてレジスト
によるエツチングマスク（図示せず）を形成した後にエ
ツチング技術を用いてＮ゛多結晶シリコン＄３１３の一
部を除去して、エミッタ電極多結晶シリコン３１３ａを
形成する。更に窒素ガス等の不活性雰囲気中で熱処理を
行って活性ベース層３１０の一部表層領域にエミッタ電
極多結晶シリコン３１３ａからの拡散によるエミッタ拡
散層３１４を形成する。そしてダブル多結晶シリコン構
造の自己整合縮小型バイポーラトランジスタの能動領域
か完成する。

又上記説明ては、トランジスタ素子の能動領域の構造の
みを説明したか、半導体装置全体を構成するその他の部
分、例えば分離領域や金属配線領域等の構造は本発明の
主な対象ではないので省略した。

〈発明か解決しようとする課題〉 しかしながら、上記した従来の半導体装置の製造方法で
は、前述した第３図（Ｃ）に示す如く、Ｎ３多結晶シリ
コン（３１３）の一部をエツチング除去してエミッタ電
極多結晶シリコン（３１３ａ）でエミッタ電極部を形成
する為に、フォトリソグラフィー技術を用いてレジスト
によるエツチングマスクを形成する必要かある。この時
側壁酸化膜（３１１）、（３１１）間に露出している活
性ベース層（３１０）に対してマスク合わせが必要にな
る。よってエミッタ電極多結晶シリコン（３１３ａ）の
パターン幅は、当然のことながらマスク合わせ余裕寸法
を含んだ大きな幅に設計しなければならない。その為に
、素子の集積度を低下させるとともに、ベース電極の幅
を大きくしなければならないのでベース電極に大きな寄
生容量と大きな寄生抵抗とを与えて、素子の高速動作を
阻害していた。

更に、前記従来技術により得られる半導体装置では、フ
ォトリソグラフィー技術とエツチング技術とを用いてＰ
′″多結晶シリコン（３０２）上にエミッタ電極多結晶
シリコン（３１３ａ）でエミッタ電極部を形成したので
、エミッタ電極多結晶シリコン（３１３ａ）の端部に大
きな段差が生じる構造になる。

この段差は、その後の金属配線工程で配線の断線や短絡
等を引き起こして配線信頼性を低下させる原因になって
いた。

〈課題を解決するための手段〉 本発明は、上記した課題を解決するために成されたもの
で、高集積化、高速化に優れるとともに配線信頼性に優
れた半導体装置の製造方法及びその半導体装置を提供す
ることを目的とする。

即ち、半導体基板の主表面上に第１絶縁膜を形成すると
ともに、第１絶縁膜上に第２絶縁膜を形成し、第２絶縁
膜の所定領域を選択的に除去して概略垂直な側壁を有す
る複数でかつ島状の第２絶縁膜を形成する工程（１）と
、前記各第２絶縁膜の各側壁に対して第１１１壁絶縁膜
を選択的に形成する工程（２）と、前記各第２絶縁膜と
前記各第１側壁絶縁膜とをマスクにして前記第１絶縁膜
を除去するとともに前記半導体基板を露出する工程（３
）と、前記第１絶縁膜の各側壁に設けるとともに前記半
導体基板の表面に延在する第２側壁絶縁膜を形成する工
程（４）と、前記各第１１１壁絶縁膜間の間隙部分又は
前記各第２絶縁膜間の間隙部分と前記各第２側壁絶縁膜
間の間隙部分とを埋める電極層を形成する工程（５）と
、前記電極層の表面を前記第２絶縁膜と概略同一高さに
平坦化する工程（６）とにより成る工程（１）乃至工程
（６）を順に行う方法である。

更には、前記半導体基板には第１導電型の半導体基板を
用いて、この半導体基板の主表面上に第２導電型の不純
物を含む第１多結晶シリコン膜を形成する。次いで第１
多結晶シリコン膜上に前記第１絶縁膜を形成する。この
第１絶縁膜は第１酸化膜と第１窒化膜とを順に積層して
形成する。更に第１絶縁膜上に第２絶縁膜を形成する。

この第２絶縁膜は第２酸化膜と第１窒化膜とを順に積層
して形成する。次に第２絶縁膜の所定領域を除去して概
略垂直な側壁を得る。そして前記第１側壁絶縁膜を、第
２絶縁膜の側壁に接してかつ第１酸化膜上に延在して形
成する。次に第１側壁絶縁膜間の第１窒化膜を除去して
第１酸化膜を露出する。更にこの露出した第１酸化膜と
その下方の第ｌ多結晶シリコン膜とを除去して概略垂直
な側壁を形成するとともに半導体基板を露出する。続い
て、露出した半導体基板表面と各第１多結晶シリコン膜
の側壁とに、第３酸化膜を形成する。そして前記第２側
壁絶縁膜を、第１多結晶シリコン膜側の第３酸化膜に接
してかつ半導体基板側の第３酸化膜に延在して形成する
。次に第２側壁絶縁膜間の間隙部分の前記第３酸化膜を
除去して半導体基板を露出する。更に第２窒化膜と第１
側壁絶縁膜と第１側壁絶縁膜直下の第１窒化膜とを除去
する。そして前記電極層を、各第１側壁絶縁膜間の間隙
部分又は各第１絶縁膜間の間隙部分と各第２側壁絶縁膜
間の間隙部分とに埋める。この電極層には第１導電型の
不純物を含む第２多結晶シリコン膜を用いる。更に第２
絶縁膜表面に対して概略同一高さに電極層を平坦化する
。

上記した製造方法により製作した半導体装置は、各第２
側壁絶縁膜間の間隙部分と各第１窒化膜間の間隙部分と
各第２酸化膜間の間隙部分とに埋めるとともに第２酸化
膜の表面に対して概略同一高さに平坦化した電極層を形
成したものである。

〈作用〉 上記した方法の半導体装置の製造方法は、先ず各第２絶
縁膜間の間隙空間の幅を規定して、次に各第２絶縁膜の
側壁に形成した第１側壁絶縁膜で各第１絶縁膜間の間隙
空間の幅を規定し、更に各第１絶縁膜の側壁に形成した
各第２側壁絶縁膜で活性ベース層の幅を規定して、各間
隙空間に電極層を埋め込んだことにより、活性ベース層
と電極層との位置合わせが自己整合的に行われる。よっ
て活性ベース層上に電極層を形成する際のフォトリソグ
ラフィー技術を排除してマスク合わせの必要性を解消す
る。従って、電極層の幅よりマスク合わせ余裕寸法を排
除して電極層の幅を小さくする。又それに伴って、第１
多結晶シリコン膜のベース電極より金属電極を引き出す
際に生じる電極層による阻害を解消して、ベース電極の
幅を小さくする。

更に電極層を第２絶縁膜の表面と概略同一高さに平坦化
することにより、金属電極の形成領域より大きな段差を
解消する。よって配線の信頼性を確保する。

（実施例） 本発明の実施例を第１図（１）乃至（６）により説明す
る。又以下の説明中に使用した数値は例示であり、これ
らの数値的条件に限定されないことは明らかである。

第１図（１）に示す様に、比抵抗が０．１乃至１．００
−ｃｍのＮ−型（第１導電型）シリコン基板（半導体基
板）１０１の表面に厚さが５０００人のＰ０多結晶シリ
コン（第２導電型不純物を含む第１多結晶シリコン）１
０２を形成する。次いでｃｖＤｉ術を用いて、厚さが２
０００人の第１酸化膜１０３と厚さが１０００人の第１
窒化膜１０４とを順に積層して第１絶縁膜１２１を形成
する。更にＣＶＤ技術を用いて厚さが５０００人の第２
酸化膜１０５と厚さが２０００人の第２窒化Ｍ１０６と
を順に積層して第２絶縁膜１２２を形成する０次にフォ
トリソグラフィー技術を用いてレジストパターン（図示
せず）を形成した後に、該レジストパターンをエツチン
グマスクにして異方性エツチング技術により、概略垂直
な側壁を有する第２酸化膜１０５ａ（１０５）　、１０
５ｂ（１０５）と第２窒化膜１０６ａ（１０６）、１０
６ｂ（１０６）とを得る。そして第１図（１）に示す構
造を得る。

次に、全面に厚さが７００ＯＡの窒化Ｍ１０７を生成し
た後に異方性エツチング技術でエッチバックして、側壁
窒化膜（第１側壁絶縁膜）　１０７ａ（１０７）。

１０７ｂ（１０７）を前記第２酸化膜１０５ａ、１０５
ｂと第２窒化膜１０６ａ、１０６ｂの夫々の側壁部分に
形成する。この時、側壁窒化膜１０７ａと側壁窒化＠　
１０７ｂとの間の間隙部分の第１窒化膜１０４もエツチ
ング除去して、上記間隙部分に第１酸化膜１０３を露出
する。

又上記エツチングにより残存する第２窒化膜１０６もそ
の上層部分が除去されて、厚さが２０００人から厚さが
１０００人に薄くなる。そして第１図（２）に示す構造
を得る。

次いで、前記側壁窒化膜１０７ａ、１０７ｂと第２窒化
膜１０６ａ、１０６ｂとをマスクにして、異方性エツチ
ング技術によりエツチングして、概略垂直な側壁を有す
る第１酸化膜１０３ａ、１０３ｂと同じく概略垂直な側
壁を有するＰ０多結晶シリコン１０２ａ、１０２ｂとを
得る。それと同時に、Ｎ−型シリコン基板１０１を露出
する。そして第１図（３）に示す構造を得る。

続いて、乾燥酸素雰囲気中で９００℃ｘ３０分間の熱酸
化を行い、露出したＰ・多結晶シリコン１０２ａ、　１
０２ｂの側壁部分と露出したＮ−型シリコン基板１０１
とに２００人の薄い酸化ＶＳ＜第３酸化膜）１０８を生
成する。更にイオン注入法を用いて、硼素原子又はその
化合物から成るＰ型不純物を１ｘ１０”ａｔｍｓ／Ｃｍ
２のドーズ量で、薄い酸化１１ｆ１０８を通してＮ−型
シリコン基板１０１の表層に導入する。

次いて、窒素ガス等の不活性雰囲気中で９００℃×３０
分の熱処理を行い、Ｎ−型シリコン基板１０１の表層部
分にＰ゛多結晶シリコン１０２中の不純物を拡散して、
Ｐ＋拡散層１０９ａ、ｌ０９ｂと、そのＰ中拡散層１０
９ａとＰ＋拡散層１０９ｂとの間に延在する活性ベース
層１１０を形成する。次に厚さか７０００人のＣＶＤ酸
化膜１１１を全面に付着生成した後に、異方性エツチン
グ技術によりエッチバックして、側壁酸化膜（第２側壁
絶縁膜）　１ｌｌａ、１ｌｌｂを形成する。それと同時
に各側壁酸化１１１１１ａ、側壁酸化膜１１１ｂ間の間
隙部分の薄い酸化ｌ！１１０８をエツチング除去して、
活性ベース層１１０の一部を露出する。

そして第１図（４）に示す構造を得る。

又前記薄い酸化膜１０８は形成しなくても良い。

次に電極層を形成するものであって砒素等のＮ型不純物
（第１導電型不純物）を含むＮ′″多結晶シリコン膜（
第２多結晶シリコン膜）１１２を全面にかつ厚さが１．
０　、■乃至１．５　ｐ、ｍに付着生成する。そして第
１図（５）に示す構造を得る。

前記Ｎ０多結晶シリコン膜１１２を全面に付着生成する
前に、各第２窒化１１１０６ａ、１０６ｂと各第１側壁
窒化膜１０７ａ、　１０７ｂと各第１側壁窒化Ｊｔ！１
０７ａ。

１０７ｂ直下の領域の各第１窒化１ｉ１０４ａ、１０４
ｂとを除去しても良い。

次いで、全面に厚さが２ｐｍ乃至３ｇｍのレジスト（図
示せず）を回転塗布して表面を平坦化した後に、Ｎ０多
結晶シリコン・レジスト等速エツチング条件でエッチバ
ックして、第２窒化膜１０６ａ、１０６ｂを露出すると
ともに露出した第２窒化膜１０６ａ、１０６ｂの各表面
と概略同一平面を有するエミッタ電極多結晶シリコン（
電極層）１１３を得る。更に、熱処理を行ってエミッタ
電極多結晶シリコン１１３中のＮ型不純物を前記活性ベ
ース層１１０の表層に拡散してエミッタ拡散層１１４を
得る。そして第１図（６）に示す構造を得る。

又前記エミッタ拡散層１１４は、前述したレジスト塗布
前に熱拡散処理によって形成しても良い。

よって、エミッタ電極多結晶シリコン１１３の輻Ｌ−１
は第１側壁窒化膜１０７ａと第１１１壁窒化膜１０７ｂ
との間隔又は第２酸化膜１０５ａと第２酸化膜１０５ｂ
との間隔によって規定されるので、フォトリソクラフィ
ー技術によって規定する必要かなくなり、当然のことな
がらマスク合わせの必要かなくなる。従って、エミタ電
極多結晶シリコン１１３の輻Ｌ−１よりマスク合わせ余
裕寸法が排除されて、エミッタ電極多結晶シリコン１１
３の輻Ｌ−１は小さく設計される。

又エミッタ電極多結晶シリコン１１３の輻Ｌ−１が小さ
く設計されることにより、ベース電極となる前記各Ｐ０
多結晶シリコン層１０２ａ、　１０２ｂに金属ベース電
極（図示せず）を接続する時にエミッタ電極多結晶シリ
コン１１３が阻害しないので各Ｐ′″多結晶シリコン層
１０２ａ、　１０２ｂの幅は短く設計される。

上記した製造方法により製作した半導体装置を第２図に
より説明する。

第２図に示す半導体装置１は、前述した製造方法で説明
した第１図（４）中の第２窒化１１１１０Ｂと第１側壁
窒化Ｍ１０７と第１側壁窒化膜直下の領域の第１窒化１
１１１０４とを除去して製作したものである。

この半導体装置ｌには、Ｎ−型（第１導電型）シリコン
基板（半導体基板）１０１の主表面上に、ベース電極を
形成する複数のＰ９多結晶シリコン膜（第２導電型不純
物を含む第１多結晶シリコン膜）　１０２ａ、１０２ｂ
が選択的に形成される。

前記各Ｐ′多結晶シリコン１ｌｉ１０２ａ、ＩＤ２ｂ上
にはｗＳｌ酸化膜１０３ａ、　１０３ｂが夫々に形成さ
れる。又各Ｐ０多結晶シリコン膜１０２ａ、　１０２ｂ
の各側壁とこの各側壁側のシリコン基板１０１上とには
薄い酸化膜（第３酸化膜）　１０８ａ、１０８ｂが各第
１酸化膜１０３ａ。

１０３ｂの夫々に接続して形成される。

更に各薄い酸化膜１０８ａ、　１０８ｂに接して第２側
壁酸化膜１１１ａ、１ｌｌｂか夫々に形成される。前述
した製造方法において、薄い酸化膜１０８ａ、　１０８
ｂを形成しない場合には、前記各第２側壁酸化膜１１１
ａ。

１１１ｂは、各第１＃化１１ｉ１０：ｌａ、１０３ｂに
接続するとともに各２０多結晶シリコン［１０２ａ、１
０２ｂに接して各Ｐ０多結晶シリコン膜１０２ａ、　１
０２ｂの間に露出した、シリコン基板１０１上に延在し
て設けられる。

又前記各第２側壁酸化膜１１１ａ、１ｌｌｂの近傍を除
いた残りの前記各第１酸化膜１０３ａ、１０３ｂ上には
第１窒化膜１０４ａ、１０４ｂと第２酸化膜１０５ａ、
１０５ｂとが夫々順に積層して形成される。

更に、前記各第１窒化膜１０４ａ、１０４ｂ間の間隙部
分と前記各第２酸化膜１０５ａ、　１０５ｂ間の間隙部
分と前記第２側壁窒化膜１１１ａ、１ｌｌｂ間の間隙部
分とに、Ｎ型不純物（第１導電型不純物）を含むＮ１多
結晶シリコン膜（第２多結晶シリコン膜）（１１２）を
埋め込んで、エミッタ電極多結晶シリコン１１３（電極
層）が形成される。このエミッタ電極多結晶シリコン１
１３の表面の高さは前記各第２酸化膜１０５ａ、　１０
５ｂの上面の高さに対して概略同一高さに形成される。

よって上記した半導体装置ｌは、その表面か略平坦化さ
れるので、配線領域の大きな段差が解消されて、配線信
頼性が高められる。

〈発明の効果） 以上、詳細に説明したようにこの発明によれば、エミッ
タ電極多結晶シリコン（電極層）を形成する工程で、活
性ベース！１１Ｇに対して自己整合的に形成した第２酸
化Ｍ（第２絶縁膜）の側壁又は第１側壁窒化膜（第１側
壁絶縁膜）てエミッタ電極多結晶シリコンの幅を決定し
たので、Ｎ０多結晶シリコン膜（第２多結晶シリコン膜
）よりエミッタ電極多結晶シリコンを得る際にフォトリ
ソグラフィー技術を用いる必要がなくなる為に当然のこ
とながらマスク合わせが不必要になる。

よって、エミッタ電極多結晶シリコンの幅よりマスク合
わせ余裕寸法を排除することができるので、エミッタ電
極多結晶シリコンの幅を大幅に縮小することができる。

又エミッタ電極多結晶シリコンの幅を縮小できることに
よって、ベース電極に成るＰ′″多結晶シリコン層に金
属電極を接続する際にエミッタ電極多結晶シリコンが阻
害しなくなる。よってＰ４−多結晶シリコンの幅も縮小
することがてきる。

従って、素子の集積度を高めることができると、ともに
ベース電極に生じる寄生容量や寄生抵抗を小さくするこ
とかできるので高速動作を可能にする。

更に、エミッタ電極多結晶シリコンの表面を第２酸化膜
又は第１窒化膜の表面に対して概略同一高さに形成する
とともに平坦化したので、エミッタ電極多結晶シリコン
端部の段差を大幅に解消できる。よって金属配線のステ
ップカバレジを良好にできるので配線信頼性を著しく向
上することができる。

【図面の簡単な説明】

第１図は、実施例の半導体装置の製造方法説明図、 第２図は、実施例の半導体装置の断面図、第３図は、従
来例の半導体装置の製造方法説明図である。 ｌ・・・半導体装置。 １０１・−Ｎ−型（第１導電型） シリコン基板（半導体基板）。 １０２、ｌ０２ａ、１０２ｂ　・・・Ｐ　”多結晶シリ
コン膜（第２導電型の不純物を含む 第１多結晶シリコン膜）。 １０３．１０３ａ、１０３ｂ　＝第１酸化膜。 １０４．１０４ａ、１０４ｂ−＝第１窒化膜。 １０５．１０５ａ、１０５ｂ　−−−第２酸化膜。 １０６．１０６ａ、１０６ｂ　−・・第２窒化膜。 １０７．１０７ａ、１０７ｂ　−−−側壁窒化膜（第１
側壁絶縁膜）。 １０８，１０８ａ、１０８ｂ−−−薄い酸化膜（第３酸
化膜）１１１．１ｌｌａ、１ｌｌｂ　・・・側壁酸化膜
（第２側壁絶縁膜）。 １１２・・・Ｎ４″多結晶シリコン膜 （第２多結晶シリコンＩＩ） １１３・・・エミッタ電極多結晶シリコン（電極層）。 １２１・・・、第１絶縁膜、　　１２２−・・第２絶縁
膜。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板の主表面上に第１絶縁膜を形成すると
   ともに、前記第１絶縁膜上に第２絶縁膜を形成し、前記
   第２絶縁膜の所定領域を選択的に除去して概略垂直な側
   壁を有する複数でかつ島状の第２絶縁膜を形成する工程
   （１）と、 前記各第２絶縁膜の各側壁に対して第１側壁絶縁膜を選
   択的に形成する工程（２）と、 前記各第２絶縁膜と前記各第１側壁絶縁膜とをマスクに
   して前記第１絶縁膜を除去するとともに前記半導体基板
   を露出する工程（３）と、 前記第１絶縁膜の各側壁に設けるとともに前記半導体基
   板の表面に延在する第２側壁絶縁膜を形成する工程（４
   ）と、 少なくとも、前記各第２側壁絶縁膜間の間隙部分と前記
   各第１絶縁膜間の間隙部分と前記各第２絶縁膜間の間隙
   部分とを埋める電極層を形成する工程（５）と、 前記電極層の表面を前記第２絶縁膜と概略同一高さに平
   坦化する工程（６）とにより成る工程（１）乃至工程（
   ６）を順次行うことを特徴とする半導体装置の製造方法
   。
2. （２）前記半導体装置の製造方法であって、前記半導体
   基板に第１導電型の半導体基板を用いて、前記半導体基
   板の主表面上に第２導電型の不純物を含む第１多結晶シ
   リコン膜を形成し、前記第１多結晶シリコン膜上に第１
   酸化膜と第１窒化膜とを順に積層した第１絶縁膜を形成
   して更に第２酸化膜と第２窒化膜とを順に積層した第２
   絶縁膜を形成した後に、前記第２絶縁膜の所定領域を除
   去して概略垂直な側壁を有する複数でかつ島状の第２絶
   縁膜を形成する工程（１）と、 前記各第２絶縁膜の側壁に設けるとともに前記第１絶縁
   膜の第１窒化膜上に延在する第１側壁絶縁膜を形成し、
   前記各第１側壁絶縁膜間の間隙部分の前記第１窒化膜を
   除去して前記第１酸化膜を露出、する工程（２）と、 前記露出した第１酸化膜とその下方の前記第１多結晶シ
   リコン膜とを除去して概略垂直な側壁を形成するととも
   に除去した第１多結晶シリコン膜下の前記半導体基板を
   露出する工程（３）と、前記第１多結晶シリコン膜の各
   側壁と前記露出した半導体基板の表面とに第３酸化膜を
   形成し、前記第１多結晶シリコン膜側の第３酸化膜に接
   してかつ前記半導体基板側の第３酸化膜に延在する第２
   側壁絶縁膜を形成するとともに前記各第２側壁絶縁膜間
   の間隙部分の前記第３酸化膜を除去して前記半導体基板
   の表面を露出する工程（４）と、第１導電型の不純物を
   含む第２多結晶シリコン膜で形成した電極層で、少なく
   とも、前記各第１絶縁膜間の間隙部分と前記各第２絶縁
   膜間の間隙部分と前記各第２側壁絶縁膜間の間隙部分と
   を埋める工程（５）と、 前記電極層の表面を、前記第２酸化膜表面に対して概略
   同一高さに平坦化する工程（６）とにより成る工程（１
   ）乃至工程（６）を順次行うことを特徴とする請求項１
   記載の半導体装置の製造方法。
3. （３）前記請求項（１）又は請求項（２）記載の半導体
   装置の製造方法により製作した半導体装置であって、 第１導電型の半導体基板と、 第２導電型の不純物を含むものであって、前記半導体基
   板の主表面上に選択的に形成した複数の第１多結晶シリ
   コン膜と、 前記各第１多結晶シリコン膜上に形成した第１酸化膜と
   、 前記各第１多結晶シリコン膜の側壁に設けるとともに前
   記半導体基板の主表面上に延在してかつ前記各第１酸化
   膜に接続した第３酸化膜と、前記各第３酸化膜に接して
   設けた第２側壁絶縁膜と、 前記各第２側壁絶縁膜の近傍部分を除いた残りの前記各
   第１酸化膜上に形成した第１窒化膜と、 前記各第１窒化膜上に形成した第２酸化膜 と、 第１導電型の不純物を含むものであって、前記各第１絶
   縁膜間の間隙部分と前記各第２絶縁膜間の間隙部分と前
   記各第２側壁絶縁膜間の間隙部分とに埋め込むとともに
   前記第２絶縁膜表面の高さに対して概略同一高さに平坦
   化した第２多結晶シリコン膜で形成した電極層とにより
   成ることを特徴とする半導体装置。