JPH01270270A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特に、バイポ
ーラ半導体装置の製造方法に関する。

（従来の技術、） 従来のバイポーラトランジスタの製造方法の一例を第２
図（ａ）〜（ｃ）を参照して説明する。

第２図（ａ）に示すように、先ず、Ｐ型シリコン基板５
１上に選択的にＮ　埋込み層５２を形成する。そのＮ　
埋込み層５２上にＮ型のエピタキシャル層５３を成長さ
せる。そのエピタキシャル層５３上に選択的に素子分離
領域５４を形成する。

コレクタ領域の取り出し及びコレクタ抵抗低減のため、
前記Ｎ＋埋込み層５２につながるＮ＋拡散層（図示せず
）を形成することもできる。そして、素子分離領域５４
をマスクとして、バイポーラトランジスタの内部ベース
領域５５を形成する。この内部ベース領域５５における
エミッタ形成予定部上にレジストパターン５６を形成す
る。そのレジストパターン５６と素子分離領域５４をマ
スクとして外部ベース領域を形成する。

次に、同図（ｂ）に示すように、レジストパターン５６
を除去し、その後にエミッタ形成予定部を除いてレジス
トパターン５８を形成する。このレジストパターン５８
をマスクとしてエミッタ領域５９を形成する。

次に同図（Ｃ）に示すように、レジストパターン５８を
除去し、その後層間膜６０を形成する。

その層間膜６０にコンタクトホールを開口し、金属配線
を被着し、パターニゲする。これにより、同図（ｃ）に
示す半導体装置が得られる。

（発明が解決しようとする課題） 上述の従来の製造方法及びそれによって得られる半導体
装置には次のような問題がある。

（１）　　エミッタ領域５９と外部ベース領域５７はマ
スク合わせによって位置決めされるため、マスク合わせ
の際の合わせずれについて考慮する必要がある。

（２）　　上記の他に、さらに、エミッタ領域５９と外
部ベース領域５７、即ちＮ、Ｐ　　の高濃度領域同士が
重ならないように、それらのＮ、Ｐ領域間の距離を互い
に離す必要がある。

（３）　　エミッタ領域５９の面積は、コンタクトホー
ル開口時の合わせずれを考慮しなければならないため、
比較的大きくなるのが避けられない。

（４）　　バイポーラ素子の性能を上げるための一手段
としてベース抵抗の低減が考えられる。しかしながら、
上記従来のものにおいては、合わせずれに起因して、エ
ミッタ領域５９が外部ベース領域Ｐ＋５７より大きく離
隔することも少なくない。

この場合には、エミッタ領域５９と外部ベース領域５７
との間に内部ベース領域Ｐ５５が大きく残存し、ベース
抵抗が増大する。これにより、バイポーラ素子の性能向
上が図られない。

（５）　　コンタクトホール開口時にエミッタ領域５９
にエツチングダメージが入ることがあり、それによりト
ランジスタのコレクタとエミッタとの間でリークが発生
するおそれもある。

上記の（１）〜（３）は、特に、素子の微細化を図る上
での障害となる。

本発明は、上記に鑑みてなされたもので、その目的は、
高性能で微細な素子を有するバイポーラ半導体装置を容
易に得ることのできる半導体装置の製造方法を提供する
ことにある。

〔発明の構成〕

（課題を解決するための手段） 本発明のバイポーラ半導体装置の製造方法は、第１導電
型の半導体基板表面のエミッタ形成予定部上にダミーパ
ターンを形成する工程と、そのダミーパターンの側面に
側壁を形成する工程と、前記ダミーパターン及び前記側
壁をマスクとして前記半導体基板に第２導電型の外部ベ
ース領域を形成する工程と、前記ダミーパターン及び前
記側壁の外側方にそれらに連なる平滑膜を形成する工程
と、前記ダミーパターンを選択的に除去する工程と、前
記側壁と前記平滑膜をマスクとして、前記半導体基板上
に第２導電型の内部ベース領域を形成すると共にその内
部ベース領域内に第１導電型のエミッタ領域を形成する
工程と、前記平滑膜を除去し、前記半導体基板の全面に
金属膜を形成し、リフトオフにより前記エミッタ領域及
び前記外部ベース領域から金属電極取り出しを行う工程
と、を備えるものとして構成される。

（作　用） 第１導電型の半導体基板表面のエミッタ形成予定部上に
ダミーパターンを形成する。そのダミーパターンの側面
に側壁を形成する。そのダミーパターンと側壁とをマス
クとして、前記半導体基板に第２導電型の外部ベース領
域を形成する。そのダミーパターン及び側壁の外側に平
滑膜を形成する。そのダミーパターンを選択的に除去す
る。これにより、半導体基板上には側壁と平滑膜が残る
。

その側壁と平滑膜をマスクとして、半導体基板上に第２
導電型の内部ベース領域を形成すると共にその内部ベー
ス領域内に第１導電型のエミッタ領域を形成する。平滑
膜を除去する。これにより、半導体基板上には側壁のみ
が残る。この半導体基板上の全面に金属膜を形成する。

即ち、これにより、金属膜は半導体基板上の側壁を除い
た部分及び側壁上に形成される。リフトオフによりエミ
ッタ領域及び外部ベース領域から金属電極取り出しが行
われる。

（実施例） 本発明の実施例を第１図（ａ）〜（ｄ）を参照して説明
する。

第１図（ａ）に示すように、Ｐ型シリコン基板１１上に
選択的にＮ＋埋込み層１２を形成する。

そのＮ　埋込み層１２上に、例えばＮ型のエピタキシャ
ル層１３を成長させる。このエピタキシャル層１３をＰ
型とし、後にＮ領域を形成するようにしてもよい。その
Ｎ型のエピタキシャル層１３上に選択的に素子分離領域
としての酸化Ｈ１４を形成する。その後、全面に、例え
ばＣＶＤによりＳｉＯ２膜を堆積し、バターニングする
。これにより、エミッタ形成予定部上にダミーパターン
１５が形成される。

次に、同図（ｂ）かられかるように、例えば窒化膜を全
面に堆積し、その膜をＲＩＨすることによりダミーパタ
ーン１５の側面に側壁１６を形成する。この側壁１６、
ダミーパターン１５及び素子分離領域１４をマスクとし
てイオン注入し、バイポーラ素子の外部ベース領域とし
てのＰ＋領域１７を形成する。そのイオン注入の際にお
いて、その側壁１６の幅（厚さ）は、後に形成するエミ
ッタ領域と外部ベース領域の距離を決定するものである
。よって、エミッタ領域Ｎ＋と外部ベース領域Ｐ　の接
合耐圧や容量等を考慮して、側壁１６の幅を決定する。

上記のようにしてＰ＋領域（外部ベース領域）１７を形
成した後、例えば、レジストを全面に塗布し、ダミーパ
ターン１５の上面が露出するまでエッチバックし、レジ
スト塗布膜（平滑膜）１８を形成する。

次に、同図（Ｃ）かられかるように、レジスト塗布膜１
８及び側壁１６をマスクとして、ここでは弗酸系のエツ
チング液によってダミーパターン１５をエツチングする
。そのエツチングでは、微細なパターンを抜くため界面
活性剤等を使用した。

しかしながら、そのエツチングは下地にダメージを与え
ず且つ側壁１６とダミーパターン１５との選択比が十分
あるようなエツチングであればよく、よってそれを満す
他のエツチングを用いることができる。上記のようにし
てダミーパターン１５をエツチングした後、側壁１６及
びレジスト塗布膜１８をマスクとしてボロンを２０　Ｋ
ｅＶ　ｓ　５　Ｘ１ｏ　１．３国−２の条件でイオン注
入して内部ベース領域１９を形成する。次いで、上記と
同様に、側壁１６及びレジスト塗布膜１８をマスクとし
てＡｓを４０ＫｅＶ　、５　Ｘ　１０１５ｃｒｎ−２の
条件でイオン注入し、エミッタ領域２０を形成する。Ａ
　はボロンよりもイオン投影飛程Ｒおよび拡散係数が小
さいことから、エミッタ領域２０は内部ベース領域１９
の内側に形成される。

次に、同図（ｄ）かられかるように、レジスト塗布膜１
８を除去した後、活性化のための熱処理を窒素雰囲気中
で９００℃程度の温度で行い、全面に例えばＡｌ７−８
ｔを蒸着する。ステップカバレージが良好でないことに
起因して、同図（ｄ）に示すような形にＡｌ−５ｉ２１
が形成される。

この後、リフトオフを行い、Ａｌ７−ＳＬ電極取り出し
パターンを形成し、Ａｌ−８ｉ２１をバターニングし、
その上にさらに層間膜を形成し、さらに必要に応じて多
層工程を施すことにより半導体装置を構成する。

上記実施例による半導体装置の製造において特に注意す
べき点として以下のことが考えられる。

即ち、第１図（ｃ）に示すように、内部ベース領域１９
と外部ベース領域１７とは、側壁１６を介しての両側か
らの拡散により接触する形となる。

そのため、拡散が不十分で、各領域１９．１７の接触が
十分に行われないと抵抗が高くなるおそれがある。しか
しながら、内部ベース領域１９の形成に用いられたＢは
Ａ　に比べて拡散がかなり速Ｓ い。そのため、拡散時間を適切なものとすることにより
、十分な拡散が行われ、抵抗が高くなるのが避けられる
。さらに、拡散の不十分さを補うには、第１図（ｄ）か
られかるように、リフトオフ後、側壁１６を除去した後
、内部及び外部ベース領域１９．１７の接触部分にボロ
ン後打ち及び活性化を行うこともできる。その活性化と
しては、電極として用いる金属の種類によって以下の手
段を採用できる。即ち、電極としてＡｌ類を用いる場合
にはＲＴＡ　（ラビットサーマルアニール）等の処理を
用い、電極として高融点金属を用いる場合には通常の拡
散炉による拡散処理を用いることができる。

上記実施例においては、第１図（ｂ）かられかるように
、レジスト塗布膜１８によって平滑化をするようにして
いる。しかしながら、他の方法、例えば、バイアススパ
ッター等の方法によって平滑化することもできる。バイ
アススパッター等に用いる材料の材質は、ダミーパター
ン１５と側壁１６のエツチング特性を考慮して決められ
る。即ち、上記実施例では、コレクタ電極取り出しにつ
いて図示しなかった。上記実施例においてコレクタ電極
取り出し部を形成するには、以下のような各種の方法を
用いることができる。即ち、予めＮ　埋込み層１２につ
ながるようにディープＮ＋領域を形成しておき、Ａ１１
−Ｓｔを蒸着バターニングすればよい。また、マスク合
わせの工程は増加するものの、エミッタ形成用のＮ＋で
電極取り出し部を形成することもできる。

上記実施例によれば、次のような効果が得られる。即ち
、側壁１６の幅によってエミッタ領域２０と外部ベース
領域１７の距離を決定することができる。よって、その
距離を最小の間隔にすることができる。また、エミッタ
形成部にコンタクト用のマスク合わせを行う必要がなく
、そのため、特に合わせ余裕を考慮する必要がなく、微
細化の点で有利となる。また、従来は、コンタクトの開
口時にエミッタ領域へエツチングダメージが与えられる
ことか少なくないが、上記実施例では、ダミーパターン
を除去した時に同時にコンタクトも開口されることとな
り、エツチングダメージについての問題はない。また、
ベース電極もＰ　型へ一ス領域１７上にセルファライン
グ形成がされることとなり、ベース抵抗も低減され、高
性能なバイポーラトランジスタを得ることができる。

〔発明の効果〕

本発明によれば、エミッタとベースとの間の距離をセル
ファラインで決定できるようにしたので、その距離を小
さなものとしてバイポーラトランジスタの性能を向上さ
せることができ、またマスク合わせを行う必要のないよ
うにしたので、合わせずれについて留意する必要がなく
、さらにコンタクトの形成及び電極取り出しもセルファ
イランで行うことができ、コンタクト形成時等のエツチ
ングにより半導体装置がダメージを受けることも防止す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例の工程断面図、第２図は従来例
の工程断面図である。 １１・・・半導体基板、１５・・・ダミーパターン、１
６・・・側壁、１７・・・外部ベース領域、１８・・・
平滑膜、１９・・・内部ベース領域、２０・・・エミッ
タ領域、２１・・・金属膜。 出願人代理人　　佐　　藤　　−雄

Claims (1)

1. 【特許請求の範囲】 　第１導電型の半導体基板表面のエミッタ形成予定部上
   にダミーパターンを形成する工程と、そのダミーパター
   ンの側面に側壁を形成する工程と、 前記ダミーパターン及び前記側壁をマスクとして前記半
   導体基板に第２導電型の外部ベース領域を形成する工程
   と、 前記ダミーパターン及び前記側壁の外側方にそれらに連
   なる平滑膜を形成する工程と、 前記ダミーパターンを選択的に除去する工程と、前記側
   壁と前記平滑膜をマスクとして、前記半導体基板上に第
   ２導電型の内部ベース領域を形成すると共にその内部ベ
   ース領域内に第１導電型のエミッタ領域を形成する工程
   と、 前記平滑膜を除去し、前記半導体基板の全面に金属膜を
   形成し、リフトオフにより前記エミッタ領域及び前記外
   部ベース領域から金属電極取り出しを行う工程と、 を備えることを特徴とする半導体装置の製造方法。