JPS60128633A - 半導体装置ならびにその製造方法 - Google Patents
半導体装置ならびにその製造方法Info
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- JPS60128633A JPS60128633A JP23613483A JP23613483A JPS60128633A JP S60128633 A JPS60128633 A JP S60128633A JP 23613483 A JP23613483 A JP 23613483A JP 23613483 A JP23613483 A JP 23613483A JP S60128633 A JPS60128633 A JP S60128633A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、静電容量の低い素子間分離構造を持つ半導体
装置ならびにその製造方法に関するものである。
装置ならびにその製造方法に関するものである。
［背景技術］
今までに高集積半導体装置のために提案されている溝内
への誘電体埋込み方式の素子間分離技術では、素子以外
の領域での配線半導体基板間静電容量が大きく、高速動
作をする半導体装置には不適切であった、この欠点を軽
減するために、従来の酸化膜分離技術と併用するという
方法が考えられる。たとえば、第１図は、拡散抵抗とバ
イポーラトランジスタにこの技術を適用した半導体装置
の断面図である。しかし、分離用の酸化膜１と分離用の
溝２とを別個のホトリソグラフィ工程で形成するため、
マスク合わせの余裕として、酸化膜１と溝２の間には素
子としては使われな）Ｎ領域３が必須である。この領域
３では、基板４と配線５の間隔が小さいので静電容量が
太きなり、また、溝２で分離する素子６と酸化膜１で分
離する素子７の間隔が大きくなるので、高集積化への障
害となると考えられる。なお、第２図においで、素子６
および７は、各々、Ｐ型半導体基板８ならびにＮ＋埋込
み層９の上に形成されるとともにＮ−エピタキシャル層
４内に形成されたＰ型拡散抵抗１０、および、コレクタ
領域のＮ−エピタキシャル層４とベースＰ型、領域１１
とエミッタＮ１領域１２とコレクタコンタクト領域１３
とよりなるＮＰＮ）−ランジスタとして示されている。
への誘電体埋込み方式の素子間分離技術では、素子以外
の領域での配線半導体基板間静電容量が大きく、高速動
作をする半導体装置には不適切であった、この欠点を軽
減するために、従来の酸化膜分離技術と併用するという
方法が考えられる。たとえば、第１図は、拡散抵抗とバ
イポーラトランジスタにこの技術を適用した半導体装置
の断面図である。しかし、分離用の酸化膜１と分離用の
溝２とを別個のホトリソグラフィ工程で形成するため、
マスク合わせの余裕として、酸化膜１と溝２の間には素
子としては使われな）Ｎ領域３が必須である。この領域
３では、基板４と配線５の間隔が小さいので静電容量が
太きなり、また、溝２で分離する素子６と酸化膜１で分
離する素子７の間隔が大きくなるので、高集積化への障
害となると考えられる。なお、第２図においで、素子６
および７は、各々、Ｐ型半導体基板８ならびにＮ＋埋込
み層９の上に形成されるとともにＮ−エピタキシャル層
４内に形成されたＰ型拡散抵抗１０、および、コレクタ
領域のＮ−エピタキシャル層４とベースＰ型、領域１１
とエミッタＮ１領域１２とコレクタコンタクト領域１３
とよりなるＮＰＮ）−ランジスタとして示されている。
［発明の目的］
本発明の目的は、静電容量の少ない素子分離構造を持つ
半導体装置の技術を提供することにある。
半導体装置の技術を提供することにある。
さらに他の目的は、上述の技術に加えて、溝幅を微細化
した高集積が可能な誘電体分離構造を持つ半導体装置の
技術を提供することにある。
した高集積が可能な誘電体分離構造を持つ半導体装置の
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、内表面が絶縁膜で覆われた分離用の溝と、半
導体基板表面に形成される比較的厚い酸化膜とを隣接し
て形成したので、素子の配線をこの厚い酸化膜の領域で
行うことができ静電容量の小さな素子分離構造を達成す
るものである。
導体基板表面に形成される比較的厚い酸化膜とを隣接し
て形成したので、素子の配線をこの厚い酸化膜の領域で
行うことができ静電容量の小さな素子分離構造を達成す
るものである。
また、分離用の厚い酸化膜を形成した後、多結晶シリコ
ン酸化膜のサイドエツチングを利用して、分離用溝を厚
い酸化膜に対して自己整合的に形成しているので、分離
用溝の溝幅を微細化でき高集積可能な素子分離構造を達
成するものである。
ン酸化膜のサイドエツチングを利用して、分離用溝を厚
い酸化膜に対して自己整合的に形成しているので、分離
用溝の溝幅を微細化でき高集積可能な素子分離構造を達
成するものである。
［実施例］
以下、この発明を実施例に沿って詳細に説明する。実施
例は、ＮＰＮトランジスタを含むバイポーラ型半導体装
置ならびにその製造方法の一例であり、第２図〜第９図
はその工程ならびに完成した状態の半導体装置を示す断
面図である。
例は、ＮＰＮトランジスタを含むバイポーラ型半導体装
置ならびにその製造方法の一例であり、第２図〜第９図
はその工程ならびに完成した状態の半導体装置を示す断
面図である。
（第２図を参照して）
まず、Ｐ型シリコン半導体基板２１の一主面によく知ら
れた方法によりＮ−エピタキシャル成長シリコン半導体
層２２を成長させる。この際、基板２１には、予め埋込
み層２３を形成すべき部分にアンチモンを、さらに、チ
ャネルストッパ領域２４を形成すべき部分にボロンを拡
散しておくことにより、半導体層２２との界面にＮ＋型
埋込み層２３、チャネルストッパとなるＰ十型半導体領
域２４を、それぞれ形成しておく。
れた方法によりＮ−エピタキシャル成長シリコン半導体
層２２を成長させる。この際、基板２１には、予め埋込
み層２３を形成すべき部分にアンチモンを、さらに、チ
ャネルストッパ領域２４を形成すべき部分にボロンを拡
散しておくことにより、半導体層２２との界面にＮ＋型
埋込み層２３、チャネルストッパとなるＰ十型半導体領
域２４を、それぞれ形成しておく。
さらに、前記半導体層２２の表面に約５０ｎｍ程度の厚
さの酸化膜２５を形成した後、よく知られた化学的気相
成長波＠（ＣＶ Ｄ）により約１１００ｎ程度の厚さの
耐酸化膜である窒化シリコン膜２６、約２００ｎｍ程度
の厚さの多結晶シリコン膜２７、ついで約１１００ｎ程
度の厚さの窒化シリコン膜２８を形成する。
さの酸化膜２５を形成した後、よく知られた化学的気相
成長波＠（ＣＶ Ｄ）により約１１００ｎ程度の厚さの
耐酸化膜である窒化シリコン膜２６、約２００ｎｍ程度
の厚さの多結晶シリコン膜２７、ついで約１１００ｎ程
度の厚さの窒化シリコン膜２８を形成する。
（第３図を参照して）
次いで、窒化シリコン膜２８のうち、溝によって分離さ
れるべき素子領域上の部分および第４図において説明す
る境界部分３１を含む部分を、通常のホトリソグラフィ
技術により除去し、残された窒化シリコン膜２８ ａを
マスクとして多結晶シリコン膜２７を酸化し、多結晶シ
リコン酸化膜２９を形成する。
れるべき素子領域上の部分および第４図において説明す
る境界部分３１を含む部分を、通常のホトリソグラフィ
技術により除去し、残された窒化シリコン膜２８ ａを
マスクとして多結晶シリコン膜２７を酸化し、多結晶シ
リコン酸化膜２９を形成する。
（第４図を参照して）
次いで、窒化シリコン膜２８ａを除去してから、全ての
素子をおおいかっ、素子間分離領域（第６図において説
明する比較的厚い酸化膜３２が形成される領域）が露出
するように、ホトレジスト膜３０をパターニングする。
素子をおおいかっ、素子間分離領域（第６図において説
明する比較的厚い酸化膜３２が形成される領域）が露出
するように、ホトレジスト膜３０をパターニングする。
ここで、多結晶シリコン膜２７と多結晶シリコン酸化膜
２９の境界部分２９ａが露出することが重要である。
２９の境界部分２９ａが露出することが重要である。
（第５図を参照して）
次いで、レジスト３０をマスクに、多結晶シリコン酸化
膜２９を、たとえばＨＦ水溶液などにより横方向にエツ
チングする。ここで横方向のエツチング量は２．０μｍ
程度とする。
膜２９を、たとえばＨＦ水溶液などにより横方向にエツ
チングする。ここで横方向のエツチング量は２．０μｍ
程度とする。
さらに、レジスト３０をマスクに多結晶シリコン膜２７
と窒化シリコン膜２６とをほぼ垂直にパターニングする
。この加工には、サイドエツチングがほとんどないとい
う点から異方性の反応性イオンエツチング（以下、ドラ
イエツチングと称するものとしては、この方法が適切で
ある）が適切である。
と窒化シリコン膜２６とをほぼ垂直にパターニングする
。この加工には、サイドエツチングがほとんどないとい
う点から異方性の反応性イオンエツチング（以下、ドラ
イエツチングと称するものとしては、この方法が適切で
ある）が適切である。
（第６図を参照して）
次いで、レジスＩ〜３０を除去し、熱酸化することで、
多結晶シリコン膜２７は多結晶シリコン酸化膜３１に変
化し、窒化シリコン膜２６の開口部ではＮ−エピタキシ
ャル成長シリコン層２２の一部分に比較的厚い酸化膜３
２が成長する。ここで、酸化膜３２の膜厚は約１μｍが
適切である。
多結晶シリコン膜２７は多結晶シリコン酸化膜３１に変
化し、窒化シリコン膜２６の開口部ではＮ−エピタキシ
ャル成長シリコン層２２の一部分に比較的厚い酸化膜３
２が成長する。ここで、酸化膜３２の膜厚は約１μｍが
適切である。
（第７図を参照して）
次いで、多結晶シリコン酸化膜２９ならびに３１をマス
クにして窒化シリコン膜２６の一部をドライエツチング
で除去する。ＨＦ水溶液などで酸化膜２５の露出部分を
除去すると、溝によって分離されるべき素子領域の周辺
部で、Ｎ−エピタキシャル成長シリコンＪ１２２が露出
する。
クにして窒化シリコン膜２６の一部をドライエツチング
で除去する。ＨＦ水溶液などで酸化膜２５の露出部分を
除去すると、溝によって分離されるべき素子領域の周辺
部で、Ｎ−エピタキシャル成長シリコンＪ１２２が露出
する。
（第８図を参照して）
次いで、多結晶シリコン酸化膜２９．３１ならびに比較
的厚い酸化膜３２をマスクとして、Ｎ−エピタキシャル
成長シリコン層２２中に溝３３をドライエツチングによ
り形成する。
的厚い酸化膜３２をマスクとして、Ｎ−エピタキシャル
成長シリコン層２２中に溝３３をドライエツチングによ
り形成する。
さらに、熱酸化することで、溝３３の内面に酸化絶縁膜
３４を形成する。
３４を形成する。
（第９図を参照して）
次いで、多結晶シリコン酸化膜２９．３１ならびに窒化
シリコン膜２６を除去してから、公知の溝内への多結晶
シリコン埋込み技術により表面を平坦化する。
シリコン膜２６を除去してから、公知の溝内への多結晶
シリコン埋込み技術により表面を平坦化する。
さらに、通常のバイポーラＮＰＮＩ−ランジスタ製造技
術を用いて、溝３３で分離されたＮＰＮトランジスタ３
５と、比較的厚い酸化膜３２とで分離された抵抗３６と
が完成する。
術を用いて、溝３３で分離されたＮＰＮトランジスタ３
５と、比較的厚い酸化膜３２とで分離された抵抗３６と
が完成する。
以上のように、この発明によれば、半導体装置中の任意
の素子３５を溝３３で分離し、それ以外の素子３６を厚
い酸化膜３２ａ、３２Ｎ）で分離するに際し、溝３３で
分離する素子３５の上ならびに境界部分２９ａを含む領
域上には多結晶シリコン酸化膜２９を、それ以外の部分
には多結晶シリコン膜２７を形成し、厚い酸化膜３２ａ
、３２ｂの形成に先立って多結晶シリコン酸化膜２９を
サイドエツチングすることで厚い酸化膜３２ａに密接し
て、ホＩ〜リソグラフィの最小加工寸法より小さい幅の
溝を形成している。すなわち、この溝３３の幅は、第５
図における多結晶シリコン酸化膜２９のサイドエツチン
グ量と、第６図における厚い酸化膜３２の横方向への伸
び量で決まる。このことは平坦化技術を容易にし、また
、素子の大きさを縮小するので半導体装置の高集積化に
有効である。
の素子３５を溝３３で分離し、それ以外の素子３６を厚
い酸化膜３２ａ、３２Ｎ）で分離するに際し、溝３３で
分離する素子３５の上ならびに境界部分２９ａを含む領
域上には多結晶シリコン酸化膜２９を、それ以外の部分
には多結晶シリコン膜２７を形成し、厚い酸化膜３２ａ
、３２ｂの形成に先立って多結晶シリコン酸化膜２９を
サイドエツチングすることで厚い酸化膜３２ａに密接し
て、ホＩ〜リソグラフィの最小加工寸法より小さい幅の
溝を形成している。すなわち、この溝３３の幅は、第５
図における多結晶シリコン酸化膜２９のサイドエツチン
グ量と、第６図における厚い酸化膜３２の横方向への伸
び量で決まる。このことは平坦化技術を容易にし、また
、素子の大きさを縮小するので半導体装置の高集積化に
有効である。
［効果］
（１）溝と比較的厚い酸化膜とが直接つながっているの
で、溝に囲まれた素子の占有面積の縮小を可能とし、か
つ、厚い酸化膜によってこの上に設けら扛る配線と基板
間の容量が低減されるという効果が得られる。
で、溝に囲まれた素子の占有面積の縮小を可能とし、か
つ、厚い酸化膜によってこの上に設けら扛る配線と基板
間の容量が低減されるという効果が得られる。
（２）多結晶シリコン酸化膜のサイドエツチングによっ
て、溝を厚い酸化膜に対して自己整合的に形成できるの
で、分離される素子間の位置関係がマスク合わせずれに
よってばらつくこともなく、かつ、溝の微細化が可能と
なり、歩留りの向上、平坦化の容易化、高集積化の可能
等種々の効果を有するものである。
て、溝を厚い酸化膜に対して自己整合的に形成できるの
で、分離される素子間の位置関係がマスク合わせずれに
よってばらつくこともなく、かつ、溝の微細化が可能と
なり、歩留りの向上、平坦化の容易化、高集積化の可能
等種々の効果を有するものである。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
以上の説明ではバイポーラ型半導体装置に本発明を適用
した場合について説明したが、それに限定されるもので
なく金属絶縁物（ＭＯＳ型）半導体装置等、広く、静電
容量の低減化ならびにデＡイスの高集積化の要求される
半導体装置に適用できる。
した場合について説明したが、それに限定されるもので
なく金属絶縁物（ＭＯＳ型）半導体装置等、広く、静電
容量の低減化ならびにデＡイスの高集積化の要求される
半導体装置に適用できる。
第１図は、溝と比較的厚い絶縁膜とを用いた従来の素子
分離構造を有した半導体装置の例を示す断面図、 第２図から第９図は、本発明の半導体装置ならびにその
製造方法の工程の一実施例を示す断面図である。 ２１・・・半導体基板、２５・・・酸化膜、２６・・・
窒化シリコン膜（第１の耐酸化膜）、２７・・・多結晶
シリコシ膜、２８・・・窒化シリコン膜（第２の耐酸化
膜）、２９．３１・・・多結晶シリコン酸化膜、３０・
・・ホトレジスト膜、３２・・・比較的厚い酸化膜、３
３・・・溝、３４・・・酸化絶縁膜、３５．３６第 １
図 第 ２ 図、 第 ４ 図
分離構造を有した半導体装置の例を示す断面図、 第２図から第９図は、本発明の半導体装置ならびにその
製造方法の工程の一実施例を示す断面図である。 ２１・・・半導体基板、２５・・・酸化膜、２６・・・
窒化シリコン膜（第１の耐酸化膜）、２７・・・多結晶
シリコシ膜、２８・・・窒化シリコン膜（第２の耐酸化
膜）、２９．３１・・・多結晶シリコン酸化膜、３０・
・・ホトレジスト膜、３２・・・比較的厚い酸化膜、３
３・・・溝、３４・・・酸化絶縁膜、３５．３６第 １
図 第 ２ 図、 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板内に形成する素子間の分離のために、内
表面が絶縁膜で覆われた素子分離用の溝と、この溝の絶
縁膜が半導体基板表面に露出する位置において、この絶
縁膜と直接つながって形成された半導体基板表面の比較
的厚い酸化膜とを有したことを特徴とする半導体装置。 ２、半導体基板内に形成する素子間の分離のために、内
表面が絶縁膜で覆われた素子分離用の溝と、この溝の絶
縁膜が半導体基板表面に露出する位置において、この絶
縁膜と直接つながって形成された半導体基板表面の比較
的厚い酸化膜とを有したことを特徴とする半導体装置の
製造方法であって、次の（Ａ）から（Ｇ）の各工程を具
備する半導体装置の製造方法。 （Ａ）半導体基板表面に、順次、酸化膜、第１の耐酸化
膜、多結晶シリコン膜、ならびに、第２の耐酸化膜を堆
積する工程。 （Ｂ）前記溝が形成される領域ならびにこの溝側に形成
される素子領域を含み、かつ、前記比較的厚い酸化膜が
形成される領域の一部を含むように、前記第２の耐酸化
膜を選択的にエツチング除去し、露出した部分の前記多
結晶シリコン膜を酸化する工程。 （Ｃ）残る第２の耐酸化膜を除去した後、酸化された多
結晶シリコン膜と酸化されていない多結晶シリコン膜と
の境界面を含む前記比較的厚い酸化膜が形成される領域
製露出したホトレジスト膜を全面に形成し、この露出さ
れた領域において、前記酸化された多結晶シリコン膜を
横方向にもエツチングし、残る前記酸化されていない多
結晶シリコン膜ならびに第１の耐酸化膜を異方性エツチ
ングする工程。 （Ｄ）前記ホトレジスト膜を除去した後、開口された前
記第１の耐酸化膜を介して半導体基板表面を酸化して前
記比較的厚い酸化膜を形成するとともに、前記酸化され
ていない多結晶シリコン膜をも同時に酸化する工程。 （Ｅ）酸化された多結晶シリコン膜をマスクとして、残
る第１の耐酸化膜をエツチング除去する工程。 （Ｆ）酸化された多結晶シリコン膜と比較的厚い酸化膜
とをマスクとして、半導体基板に溝を形成する工程。 （Ｇ）溝の内表面を酸化し絶縁膜を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613483A JPS60128633A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613483A JPS60128633A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置ならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128633A true JPS60128633A (ja) | 1985-07-09 |
Family
ID=16996260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23613483A Pending JPS60128633A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341046A (ja) * | 1986-08-06 | 1988-02-22 | Nec Corp | 半導体装置の製造方法 |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
-
1983
- 1983-12-16 JP JP23613483A patent/JPS60128633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341046A (ja) * | 1986-08-06 | 1988-02-22 | Nec Corp | 半導体装置の製造方法 |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
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