JPH08274113A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 サイドウォール・ベース・コンタクト構造の
バイポーラトランジスタにおいて、ベース領域とエミッ
タ領域間の耐圧のバラツキを抑えることにより、製造歩
留まりを向上する。 【構成】 ベース領域が形成されるｎ型エピタキシャル
層３の上に位置し、エミッタ領域の寸法を決める第１窒
化シリコン膜５の側面に、５〜１０ｎｍの酸化シリコン
膜７を設け、この酸化シリコン膜７によって、第２窒化
シリコン膜９のウエットエッチング時に第１窒化シリコ
ン膜５がエッチされるのを防ぐ。これによって、後の工
程で第１窒化シリコン膜５がエッチングされても、第１
窒化シリコン膜５の寸法、すなわちエミッタ領域の寸法
のバラツキを小さく抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、サイドウォール・ベース・コン
タクト構造（Sidewall Base Contact Structure ；ＳＩ
ＣＯＳ）のバイポーラトランジスタを有する半導体集積
回路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】バイポーラトランジスタの高速化には、
遮断周波数ｆＴの向上と、コレクタ・ベース接合容量、
素子間分離容量およびベース抵抗などの寄生素子の低減
が必要である。ｆＴは、エミッタ・ベース接合の浅い接
合化とベース幅の縮小により、向上することができる。

【０００３】他方、寄生素子は、トランジスタを微細化
し、動作に不要な部分を可能なかぎり除去することで低
減させることができる。このためには、高精度な位置合
わせが可能なリソグラフィ技術と微細パターンの形成技
術が要求される。しかし、パターンの微細化に伴い、高
精度の位置合わせは次第に困難となり、トランジスタの
微細化の妨げの要因の一つとなっている。

【０００４】従って、微細なトランジスタを制御性良く
作るためには、製造工程を、パターン相互の位置合わせ
が可能な限り少ない構成とすることが必要である。この
ことから、トランジスタの高速化、微細化に伴い、自己
整合技術の重要性が高まっている。

【０００５】ベース電極に多結晶シリコン膜を用い、ベ
ース領域のコンタクト部分、およびエミッタ領域などが
自己整合で形成されたバイポーラトランジスタの構造の
一つにサイドウォール・ベース・コンタクト構造があ
る。サイドウォール・ベース・コンタクト構造では、ト
ランジスタの動作に最も重要な活性領域のみが半導体基
板内に形成された構成となっており、ベース領域のコン
タクト部分およびエミッタ領域がこの活性領域に自己整
合で形成される。

【０００６】なお、サイドウォール・ベース・コンタク
ト構造のバイポーラトランジスタおよびその製造方法に
関しては、例えば、１９８５年１１月１５日、培風館発
行「超高速バイポーラ・デバイス」永田譲編、Ｐ２７２
および特開昭５６―１５５６号公報などに記載されてい
る。以下に示すサイドウォール・ベース・コンタクト構
造のｎｐｎ型バイポーラトランジスタの製造工程は、公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。

【０００７】すなわち、図１１に示すように、ｐ型の半
導体基板１にｎ⁺ 型埋め込み層２およびｎ型エピタキシ
ャル層３を順次形成した後、ｎ型エピタキシャル層３上
に酸化シリコン膜４、第１窒化シリコン膜５および酸化
シリコン膜６を順次形成し、次いで、これら３層の各種
膜をドライエッチングでパターニングして、加工用パタ
ーンを形成する。

【０００８】次に、図１２に示すように、第２窒化シリ
コン膜９および多結晶シリコン膜１０をｎ型エピタキシ
ャル層３上にＣＶＤ（Chemical Vapor Deposition)法で
順次堆積した後、方向性のドライエッチングを行い、こ
れらの膜を酸化シリコン膜４、第１窒化シリコン膜５お
よび酸化シリコン膜６から構成される加工用パターンの
側面に残す。

【０００９】次に、多結晶シリコン膜１０を除去した
後、図１３に示すように、加工用パターンと第２窒化シ
リコン膜９をマスクに用い、ｎ型エピタキシャル層３を
エッチングして、活性領域となるｎ型エピタキシャル層
３の凸部を形成する。続いて、熱酸化処理を行い、ｎ型
エピタキシャル層３の表面に酸化シリコン膜１１を形成
する。

【００１０】次に、加工用パターンの側面に設けられた
第２窒化シリコン膜９をドライエッチングによって全て
除去する（ＳＮエッチング工程）。なお、この際、図１
４に示すように、第１窒化シリコン膜５もエッチングさ
れ、さらに、第１窒化シリコン膜５の側面には、サイド
フィルム３１と呼ばれるカーボン系の物質が付着する。

【００１１】再び、第３窒化シリコン膜１２および多結
晶シリコン膜１３をｎ型エピタキシャル層３上にＣＶＤ
法で順次堆積した後、方向性のドライエッチングを行
い、これらの膜を加工用パターンおよびｎ型エピタキシ
ャル層３の凸部の側面に残す。

【００１２】次に、多結晶シリコン膜１３を除去した
後、図１５に示すように、熱酸化処理を行い、厚いフィ
ールド絶縁膜１４を半導体基板１およびｎ⁺ 型埋め込み
層２の主面上に形成する。続いて、加工用パターンおよ
びｎ型エピタキシャル層３の凸部の側壁に設けられた第
３窒化シリコン膜１２をドライエッチングによって全て
除去する（ＥＢエッチング工程）。

【００１３】次いで、ベース領域となるｎ型エピタキシ
ャル層３の凸部の表面からｐ型不純物を添加して、ベー
ス領域のｐ⁺ 型コンタクト部１５を形成する。

【００１４】

【発明が解決しようとする課題】本発明者は、サイドウ
ォール・ベース・コンタクト構造のバイポーラドランジ
スタの前記ＥＢエッチング工程において、以下の問題が
あることを見いだした。

【００１５】すなわち、加工用パターンおよびｎ型エピ
タキシャル層の凸部の側面に設けられた第３窒化シリコ
ン膜をドライエッチングで除去する際に、ｎ型エピタキ
シャル層の凸部の上に位置する第１窒化シリコン膜もエ
ッチングされ、第３窒化シリコン膜および第１窒化シリ
コン膜のサイドエッチングに0.３５±0.１μｍのバラツ
キが生じる。

【００１６】図１６に、ベース領域のｐ⁺ 型コンタクト
部１５が形成された後のベース領域の拡大図を示す。第
１窒化シリコン膜５の寸法は、後に自己整合で形成され
るエミッタ領域の寸法を決定するため、第３窒化シリコ
ン膜および第１窒化シリコン膜５のサイドエッチングの
バラツキは、エミッタ領域の寸法にバラツキを生じさせ
る。さらに、エミッタ領域の寸法のバラツキは、エミッ
タ領域とベース領域間の耐圧にバラツキを生じさせるた
め、バイポーラトランジスタの歩留まりを低下させる要
因の一つとなっている。

【００１７】このサイドエッチングのバラツキは、ＥＢ
エッチング工程における第３窒化シリコン膜のドライエ
ッチング時に生じるだけでなく、ＳＮエッチング工程に
おける第２窒化シリコン膜のドライエッチングにも起因
する。

【００１８】すなわち、加工用パターンの側面に設けら
れた第２窒化シリコン膜を除去するＳＮエッチング工程
においても、図１４に示したように、ｎ型エピタキシャ
ル層の凸部の上に位置する第１窒化シリコン膜がエッチ
ングされる。さらに、この時、第１窒化シリコン膜の側
面には、サイドフィルムと呼ばれるドライエッチングを
阻害するカーボン系の物質が付着する。

【００１９】このサイドフィルムは、ＥＢエッチング工
程の第３窒化シリコン膜のドライエッチング時に除去さ
れるが、サイドフィルムのエッチング速度は制御するこ
とができない。このため、サイドフィルムによって第１
窒化シリコン膜のエッチングのバラツキが大きくなる。

【００２０】本発明の目的は、サイドウォール・ベース
・コンタクト構造のバイポーラトランジスタを有する半
導体集積回路装置の歩留まりを向上することのできる技
術を提供することにある。

【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２３】すなわち、本発明の半導体集積回路装置の
製造方法は、サイドウォール・ベース・コンタクト構造
のバイポーラトランジスタの活性領域となるｎ型エピタ
キシャル層の凸部を形成する際、まず、半導体基板上に
埋め込み層を介して形成されたｎ型エピタキシャル層の
上に、順次形成された酸化シリコン膜、第１窒化シリコ
ン膜および酸化シリコン膜をパターニングして、これら
３層の膜から成る加工用パターンを形成した後、熱酸化
処理により、第１窒化シリコン膜の側面にエッチングス
トッパ用の酸化シリコン膜を形成する。次に、第２窒化
シリコン膜および多結晶シリコン膜をｎ型エピタキシャ
ル層上に順次堆積し、続いて、方向性のドライエッチン
グを行い、加工用パターンの側面に第２窒化シリコン膜
および多結晶シリコン膜を残した後、多結晶シリコン膜
を除去する。次に、加工用パターンと第２窒化シリコン
膜をマスクに用いて、ｎ型エピタキシャル層をドライエ
ッチングで加工して、ｎ型エピタキシャル層に凸部を形
成した後、ｎ型エピタキシャル層の表面に酸化シリコン
膜を形成し、次いで、第２窒化シリコン膜をウエットエ
ッチングで除去する。

【００２４】

【作用】上記した手段によれば、ＳＮエッチング工程に
おいて、ｎ型エピタキシャル層の凸部の上に位置する加
工用パターンの側面に設けられた第２窒化シリコン膜を
ウエットエッチングによって除去するので、第１窒化シ
リコン膜の側面にはサイドフィルムが付着せず、さら
に、第１窒化シリコン膜の側面に形成された酸化シリコ
ン膜がエッチングストッパとなり、第１窒化シリコン膜
のエッチングを防ぐことができる。

【００２５】従って、ＥＢエッチング工程において、加
工用パターンおよびｎ型エピタキシャル層の凸部の側面
に設けられた第３窒化シリコン膜をドライエッチングで
除去する際、第３窒化シリコン膜および第１窒化シリコ
ン膜をエッチング時間にほぼ比例してエッチングするこ
とができるので、第１窒化シリコン膜のエッチングのバ
ラツキを小さく抑えられて、第１窒化シリコン膜の寸
法、すなわち、エミッタ領域の寸法のバラツキを小さく
抑えることができる。

【００２６】図１７は、ＳＮエッチング工程において、
ドライエッチングまたはウエットエッチングで第２窒化
シリコン膜を除去した後に、ＥＢエッチング工程におい
て、第３窒化シリコン膜および第１窒化シリコン膜をド
ライエッチングで除去した際の窒化シリコン膜のエッチ
ング量とエッチング時間の関係を示す。

【００２７】ＳＮエッチング工程で第２窒化シリコン膜
をドライエッチングにより除去した場合は、サイドフィ
ルムが第３窒化シリコン膜と第１窒化シリコン膜の間に
付着しているので、ＥＢエッチング工程において、サイ
ドフィルムによるエッチング速度の低下が生じる。これ
に対して、ウエットエッチングにより除去した場合は、
ＥＢエッチング工程において、エッチング速度の低下は
なく、エッチング量はエッチング時間にほぼ比例してい
る。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。

【００３０】本発明の一実施例であるサイドウォール・
ベース・コンタクト構造のバイポーラトランジスタの製
造方法を図１〜図１０を用いて説明する。

【００３１】まず、ｐ型の半導体基板１にｎ⁺ 型埋め込
み層２およびｎ型エピタキシャル層３を順次形成した
後、ｎ型エピタキシャル層３上に酸化シリコン膜４、第
１窒化シリコン膜５および酸化シリコン膜６を順次形成
し、次いで、これら３層の各種膜をドライエッチングで
パターニングして、加工用パターンを形成する。

【００３２】次に、熱酸化を行い、図１に示すように、
第１窒化シリコン膜５の側面に厚さ５〜１０ｎｍのエッ
チングストッパ用の酸化シリコン膜７を形成する。この
時、ｎ型エピタキシャル層３の表面にも酸化シリコン膜
８が形成される。続いて、第２窒化シリコン膜９および
多結晶シリコン膜１０をｎ型エピタキシャル層３上に順
次堆積した後、方向性のドライエッチングを行い、これ
らの膜を酸化シリコン膜４、第１窒化シリコン膜５およ
び酸化シリコン膜６から成る加工用パターンの側面に残
す。

【００３３】次に、多結晶シリコン膜１０を除去した
後、図２に示すように、加工用パターンと第２窒化シリ
コン膜９をマスクに用い、ｎ型エピタキシャル層３をエ
ッチングして、活性領域となるｎ型エピタキシャル層３
の凸部を形成する。次いで、熱酸化処理を行い、ｎ型エ
ピタキシャル層３の表面に酸化シリコン膜１１を形成し
た後、加工用パターンの側面に設けられた第２窒化シリ
コン膜９を熱リン酸溶液によって全て除去する（ＳＮエ
ッチング工程）。

【００３４】次に、図３に示すように、第３窒化シリコ
ン膜１２および多結晶シリコン膜１３をｎ型エピタキシ
ャル層３上に順次堆積した後、方向性のドライエッチン
グを行い、これらの膜を加工用パターンおよびｎ型エピ
タキシャル層３の凸部の側面に残す。

【００３５】次に、多結晶シリコン膜１３を除去した
後、図４に示すように、熱酸化処理を行い、厚いフィー
ルド絶縁膜１４を半導体基板１およびｎ⁺ 型埋め込み層
２の主面上に形成する。次に、ドライエッチングで第３
窒化シリコン膜１２を全て除去し（ＥＢエッチング工
程）、続いて、ベース領域となるｎ型エピタキシャル層
３の凸部の表面に形成されている酸化シリコン膜４の一
部を除去して、ベース領域のコンタクト部を形成するた
めの窓開けを行う。

【００３６】次いで、図５に示すように、この窓を通し
てｐ型不純物をｎ型エピタキシャル層３の凸部に添加し
て、ベース領域のｐ⁺ 型コンタクト部１５を形成する。
次に、半導体基板１上に多結晶シリコン膜（図示せず）
を堆積した後、例えば、レジスト塗布エッチバック法に
より、この多結晶シリコン膜を加工して、ｐ型外部ベー
ス領域１６を形成し、続いて、酸化シリコン膜６を除去
する。

【００３７】次に、ホトレジスト（図示せず）をマスク
にして、ｐ型外部ベース領域１６の一部をドライエッチ
ングで除去する。次いで、図６に示すように、半導体基
板１上に酸化シリコン膜１７を堆積し、この酸化シリコ
ン膜１７を、例えば、ＳＯＧ塗布エッチバック法により
平坦に加工する。

【００３８】次に、図７に示すように、酸化シリコン膜
１８および窒化シリコン膜１９を半導体基板１上に順次
堆積した後、ホトレジスト（図示せず）をマスクにし
て、ベース領域の上のこれらの膜をエッチングする。こ
の時、多結晶シリコン膜から成るｐ型外部ベース領域１
６が露出するところまでエッチングを行う。続いて、ｐ
型外部ベース領域１６の一部を酸化して、ベース領域の
上に酸化シリコン膜２０を形成する。

【００３９】次に、窒化シリコン膜１９およびベース領
域の上の第１窒化シリコン膜５を除去し、再び、半導体
基板１上に窒化シリコン膜（図示せず）を堆積した後、
ホトレジスト（図示せず）をマスクにして、コレクタ領
域となるｎ型エピタキシャル層３の上の窒化シリコン膜
（図示せず）、酸化シリコン膜１８、第１窒化シリコン
膜５および酸化シリコン膜４を順次エッチングする。

【００４０】次に、図８に示すように、コレクタ領域と
なる露出したｎ型エピタキシャル層３の表面からリンを
拡散して、ｎ型コレクタ領域２１を形成し、続いて、熱
酸化処理を行い、ｎ型エピタキシャル層３の表面に酸化
シリコン膜２２を厚く形成する。次いで、窒化シリコン
膜（図示せず）を除去した後、ホトレジスト（図示せ
ず）をマスクにして、ベース領域またはエミッタ領域と
なるｎ型エピタキシャル層３にボロン（Ｂ）およびリン
（Ｐ）をイオン注入し、それぞれｐ型ベース領域２３、
ｎ型エミッタ領域２４を形成する。

【００４１】次に、酸化シリコン膜２２を除去した後、
図９に示すように、半導体基板１上に多結晶シリコン膜
２５を堆積する。続いて、ホトレジスト（図示せず）を
マスクにして、この多結晶シリコン膜２５を加工し、ｎ
型エミッタ領域２４およびｎ型コレクタ領域２１上に多
結晶シリコン膜２５から成る電極を形成する。なお、こ
の時、多結晶シリコン膜２５から不純物が拡散してｎ型
エミッタ領域２４の上部には高濃度ｎ型エミッタ領域２
６が形成される。

【００４２】この後、図１０に示すように、半導体基板
１上に層間絶縁膜２７を形成し、次いで、この層間絶縁
膜２７をホトレジスト（図示せず）をマスクにしてエッ
チングし、後に形成する金属電極３０とｎ型エミッタ領
域２４、ｐ型ベース領域２３またはｎ型コレクタ領域２
１をつなげるためのコンタクトホール２８を形成する。

【００４３】最後に、ｐ型外部ベース領域１６と金属電
極３０および多結晶シリコン膜２５から成る電極と金属
電極３０が接続する領域にバリアメタル２９を形成し、
続いて、金属電極３０を形成することにより、本実施例
のｎｐｎ型バイポーラトランジスタが完成する。

【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００４５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４６】本発明によれば、サイドウォール・ベース
・コンタクト構造のバイポーラトランジスタにおけるエ
ミッタ領域の寸法のバラツキを小さく抑えることができ
るので、ベース領域とエミッタ領域間の耐圧のバラツキ
が小さく抑えられて、半導体集積回路装置の歩留まりを
向上することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図２】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図３】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図４】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図５】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図６】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図７】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図８】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図９】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。

【図１０】本発明の一実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。

【図１１】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１２】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１３】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１４】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１５】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１６】本発明者が検討した半導体集積回路装置を示
す半導体基板の要部断面図である。

【図１７】ＥＢエッチング工程における窒化シリコン膜
のエッチング特性を示す図である。

【符号の説明】

１ 半導体基板（ｐ型） ２ ｎ⁺ 型埋め込み層 ３ ｎ型エピタキシャル層 ４ 酸化シリコン膜 ５ 第１窒化シリコン膜 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 酸化シリコン膜 ９ 第２窒化シリコン膜 １０ 多結晶シリコン膜 １１ 酸化シリコン膜 １２ 第３窒化シリコン膜 １３ 多結晶シリコン膜 １４ フィールド絶縁膜 １５ ベース領域のｐ⁺ 型コンタクト部 １６ ｐ型外部ベース領域 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ 窒化シリコン膜 ２０ 酸化シリコン膜 ２１ ｎ型コレクタ領域 ２２ 酸化シリコン膜 ２３ ｐ型ベース領域 ２４ ｎ型エミッタ領域 ２５ 多結晶シリコン膜 ２６ 高濃度ｎ型エミッタ領域 ２７ 層間絶縁膜 ２８ コンタクトホール ２９ バリアメタル ３０ 金属電極 ３１ サイドフィルム

Claims (3)

【特許請求の範囲】
1. 【請求項１】 サイドウォール・ベース・コンタクト構
   造のバイポーラトランジスタを有する半導体集積回路装
   置の製造方法であって、下記の工程（ａ）〜（ｄ）を有
   することを特徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に埋め込み層を介して形成されたｎ
   型エピタキシャル層の上に、順次形成された酸化シリコ
   ン膜、第１窒化シリコン膜および酸化シリコン膜をパタ
   ーニングして、これら３層の膜から成る加工用パターン
   を形成した後、熱酸化処理により、前記第１窒化シリコ
   ン膜の側面にエッチングストッパ用の酸化シリコン膜を
   形成する工程。 （ｂ）第２窒化シリコン膜および多結晶シリコン膜を前
   記ｎ型エピタキシャル層上に順次堆積し、続いて、方向
   性のドライエッチングを行い、前記加工用パターンの側
   面に前記第２窒化シリコン膜および前記多結晶シリコン
   膜を残した後、前記多結晶シリコン膜を除去する工程。 （ｃ）前記加工用パターンと前記第２窒化シリコン膜を
   マスクに用いて、前記ｎ型エピタキシャル層をエッチン
   グして、前記ｎ型エピタキシャル層に凸部を形成する工
   程。 （ｄ）前記ｎ型エピタキシャル層の表面に酸化シリコン
   膜を形成した後、前記第２窒化シリコン膜をウエットエ
   ッチングで除去する工程。
2. 【請求項２】 請求項１記載の半導体集積回路装置の製
   造方法であって、エッチングストッパ用の前記酸化シリ
   コン膜の厚さが５〜１０ｎｍであることを特徴とする半
   導体集積回路装置の製造方法。
3. 【請求項３】 請求項１記載の半導体集積回路装置の製
   造方法であって、前記第２窒化シリコン膜を除去する前
   記ウエットエッチングが、熱リン酸溶液を用いたエッチ
   ングであることを特徴とする半導体集積回路装置の製造
   方法。