JPH0272632A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法、特にサブミクロン幅の
エミッタを有するバイポーラトランジスタを有する半導
体装置を製造する方法に関するものである。

（従来の技術） バイポーラトランジスタにおいて、高速動作速度を得る
ためにはエミッタ接合容量の低減やベース抵抗ｒｂｂ′
の低減が必要である。これらを実現するためにはエミツ
タ幅をできるだけ狭くする必要がある。従来の半導体装
置の製造に広く利用されている光学的露光装置の分解能
は１．５μｍ程度が限界であり、高速素子に必要なサブ
ミクロン幅のエミッタを形成することはできなかった。

そこで、サブミクロン幅のエミッタを形成するには電子
ビーム描画装置が一般に用いられている。

（発明が解決しようとする課題） 上述したように、従来サブミクロン幅のエミッタを有す
るバイポーラトランジスタを形成するには電子ビーム描
画装置が用いられているが、この電子ビーム描画装置は
きわめて高価であり、半導体装置のコストが上昇すると
いう欠点があった。

本発明の目的は上述したように高価な電子ビーム描画装
置を用いることなく、従来広く普及している安価な露光
装置を用いてサブミクロンオーダのきわめて狭いエミツ
タ幅を有するバイポーラトランジスタを安価にかつ高精
度で製造することができる方法を提供しようとするもの
である。

（課題を解決するための手段および作用）本発明は、半
導体基体の表面に形成された半導体領域を有する半導体
装置を製造するに当たり、半導体本体表面の、前記半導
体領域を形成すべき部分に、この半導体領域の幅よりも
幅の広い多層構造のマスクを形成する工程と、このマス
クの下層部を選択的にサイドエツチングすることによっ
てメサ型のマスクを形成する工程と、半導体本体表面に
後に半導体領域を形成する際のマスクとして作用する膜
を形成する工程と、前記メサ型マスクを選択的に除去す
ることにより前記の膜に開口を形成する工程と、この開
口を経て前記半導体基体の表面に半導体領域を形成する
工程とを具えることを特徴とするものである。

このような本発明の製造方法においては、多層膜構造の
マスクの下層膜をサイドエツチングしてメサ型とし、こ
のメサ型のマスクの下層膜の残った部分の寸法によって
半導体領域、例えばエミツタ幅が決まるが、このサイド
エツチングはきわめて高い精度で制御することができる
ので、サブミクロン幅のエミッタを有する半導体装置を
容易かつ正確に形成することができる。また、最初のマ
スクの幅は形成しようとする半導体領域の寸法よりも大
きくすることができるので安価な露光装置を用いて形成
することができ、したがって半導体装置の製造コストを
大幅に低減することができる。

（実施例） 第１装置Ａ−Ｆは本発明による半導体装置の製造方法の
基本的構成における順次の工程を示すものである。先ず
、第１図Ａに示すように半導体基体１の表面に多層膜２
ａ、２ｂを順次に堆積し、さらにその上にレジスト３を
形成する。このレジスト３は露光装置によって形成する
ことができる程度に大きな寸法を有している。次にレジ
スト３をマスクとしてエツチングを行い、第１図Ｂに示
すように多層膜構造を有するマスク４を形成する。

次に第１図Ｃに示すようにサイドエツチングを行い、マ
スク４の下層膜２ａを部分的にエツチングしてメサ型の
マスク４Ａに変換する。この際、下層膜２ａの残りの寸
法ｄが、例えばサブミクロンオーダのエミツタ幅とほぼ
等しくなるようにする。

次に、第１図りに示すように半導体本体１の表面を、メ
サ型マスク４Ａを構成する材料とは異なり、しかも後に
半導体領域を形成する際にマスクとして作用する材料よ
り成る膜５で被覆し、さらにメサ型マスク４Ａをエツチ
ングにより除去し、第１図Ｅに示すように膜５内に開口
６を形成する。この間口６の幅ｄはサブミクロンオーダ
のものである。最後に、前記膜５をマスクとし、そこに
あけた開口６を介して半導体基体１の表面に所望の半導
体領域７、例えばエミッタを形成する。このようにして
、例えば１μｍ程度の限界分解能を有する露光装置を用
いてサブミクロンオーダの幅を有する半導体領域を正確
かつ容易に形成することができる。

次に、順次の工程における半導体装置の構造を示す第２
図Ａ−Ｋを参照して本発明の半導体装置の製造方法の一
実施例を説明する。本例では第２図Ａに示すようにシリ
コン半導体基体１１をｐ−型シリコン基板１２の上に形
成され、ベース・エミッタ領域を構成するｎ−層１３と
、このｎ−層に接続され、コレクタに対する接点領域を
構成するｎ゛層１４と、ｎ−層を囲むともに素子分離と
して作用する５ｉＯｚ膜１５とを以て構成する。シリコ
ン半導体基体１１の表面の５ｉＯｚ膜１５上に、厚さ１
０００人程度０薄い５ｉＪａ膜１６を形成し、その上に
厚さ５０００人程度０多結晶シリコン（Ｐｏｌｙ−Ｓｉ
）膜１７を形成し、さらにその上に厚さ２０００人程度
０厚いＳｉ３Ｎ、膜１８を形成する。この厚いＳｉ＋Ｎ
ａ膜１８の上の、後にエミッタ領域を形成すべき位置に
レジスト１９を形成する。このレジスト１９は通常の露
光装置を用いて形成するので、その幅りは露光装置の限
界分解能で決まってしまい、１μｍ程度である。

次にレジスト１９をマスクとしてドライエラチングを行
い、第２図Ｂに示すようにＰｏ１ｙ−３ｉ膜１７および
厚い５ｉＪ４膜１８を選択的に除去した後、厚さ２５０
０人程度０厚い５ｉ３Ｎａ膜２０をドライエツチングに
より露出された薄い５１３Ｎ４膜１６およびドライエツ
チングされずに残ったＰｏ１ｙ−Ｓｉ膜１７および厚い
５ｉ３）ｉ、膜１８の上に形成する。

次に、リアクティブ・イオン・エンチングによりＳｉ３
Ｎ４膜２０を異方性エツチングして第２図Ｃに示すよう
にＰｏ１ｙ−３ｉ膜１７および厚いＳｌ　３Ｎ４膜１８
の側面に５ｉＪ４膜２０のサイドウオールを形成する。

上述したようにして、Ｓｉ３Ｎ４膜２０より成るサイド
ウオールを形成した後、熱リン酸により薄いＳｉ３Ｎ４
膜１６をウェットエツチングする。このようなエツチン
グにより薄いＳｉ３Ｎ４膜１６の露出した部分が除去さ
れるとともにＰｏ１ｙ−３ｉ膜１７の下側においても部
分的にサイドエツチングが行われるので第２図りに示す
ようにメサ型のマスク２１が形成される。このメサ型マ
スク２１はＰｏ１ｙ−３ｉ膜１７、厚い５ｉＪａ膜１８
およびサイドウオールを構成するＳｉ３Ｎ、膜２０で形
成されている。このウェットエツチングによるサイドエ
ツチングの程度はエツチング温度が一定であればエツチ
ング時間で制御することができるので、Ｐｏ１ｙ−３ｉ
膜１７の下側に残存する薄いＳｉ３Ｎ、膜１６の幅ｄは
サブミクロンオーダできわめて高い精度を以て制御する
ことができる。

次にシリコン半導体基体１１の表面のＳｉ３Ｎｍ膜１５
をフッ酸により部分的に除去してシリコン半導体基体１
１のシリコン表面を露出させた後、メサ型マスク２１を
覆うように厚いＰｏ１ｙ−３ｉ膜２２を形成するととも
にさらにその上にレジスト膜２３を形成する。

後の工程かられかるように厚いＰｏ１ｙ−３ｉ膜２２は
ベース電極を構成するものであるからｎ−型シリコン層
１３を覆うように形成する。

次にレジスト膜２３をバターニングして第２図Ｆに示す
ようにＰｏ１ｙ−３ｉ膜２２を露出させた後、Ｐｏ１ｙ
−３ｉ膜にホウ素イオンを約１×１０１６原子／　ｃｍ
　２のドーズレートで注入し、続いてレジスト膜２３を
除去し、アニールを行う。

次にプラズマＳｉＮを堆積しくまたはレジストを塗布し
）　、Ｐｏ１ｙ−３ｉ膜２２とプラズマＳｉＮとを等速
でエツチングできる条件で除去し、第２図Ｇに示すよう
にメサ型マスク２１の上面が露出するとともにＰｏ１ｙ
−３ｉ膜２２およびプラズマＳｉＮ膜２４の表面と同一
平面となるようにする。

次にメサ型マクス２１を除去する。これは先ず、Ｈ３Ｐ
０．　（１４０°Ｃ）によって５ｉＪ４膜１８を除去し
、さらにＫＯＨ等のアルカリエッチャントによりＰｏ１
ｙ−３ｉ膜１７およびサイドウオールのＳｉ３Ｎ４膜２
０の一部分を除去し、次に再びＨ３Ｐ０．　（１４０°
Ｃ）により５ｉＪ４膜１６およびサイドウオールを構成
するＳｉ３Ｎ、膜２０の残りの部分を除去し、最後に肝
によりメサ型マスク２１の下側に残存していたＳｉｎ、
膜１５を除去する。

この場合、プラズマＳｉＮ膜２４は）１３ＰＯ４により
５ｉＪａ膜を除去する工程で同時に除去され、第２図Ｈ
に示すような開口２５が形成されるとともにｎ゛型シリ
コン層１４の表面が露出される。

次に、酸化処理を行なう。Ｐｏ１ｙ−３ｉ膜２２および
シリコン基体１１の表面が酸化されて５ｉＯｚ膜２７お
よび２８が形成されるが、ホウ素が添加されたＰｏ１ｙ
Ｓｉ膜２２の酸化速度はシリコン基体の表面での酸化速
度よりも速いから、Ｐｏ１ｙ−３ｉ膜２２の表面に形成
されるＳｉＯ□膜２７膜厚７はＳｉＯ□膜２８膜厚８よ
りも遥かに厚いものとなる。この５ｉＯ７膜２８を通し
て、ホウ素イオンを注入し真性ベース領域を形成する。

次に、アニールしてｎ−シリコン層１３の表面にホウ素
イオンを拡散させて第２図Ｉに示すようにｐ型ベース領
域２６を形成する。

次に、ＢＨＦ　（ＨＦ＋ＮＨ，Ｆ）でシリコン基体の表
面に形成されている薄いＳｉＯ□膜２８膜厚８する。こ
の際Ｐｏ１ｙ−３ｉ膜２２の表面のＳｉＯ□膜２７膜厚
７チングされるが、そのエツチング速度はシリコン基体
の表面の５ｉＯｚ膜２８のエツチング速度に比べれば遥
かに遅いので５ｉＯｚ膜２７は殆ど除去されない。さら
に８４０°Ｃで減圧ＣＶＤを行いＨＴＯ（Ｈｉｇｈ　Ｔ
ｅｍｐｅｒａｔｕｒｅ　　０ｘｉｄｅ）を堆積した後、
リアクティブ・イオン・エツチングを行い、第２図Ｊに
示すように開口２５の内壁の凹所に選択的にＨＴＯ膜２
９を形成する。さらに、開口２５の内部およびｎ゛型シ
リコン層１４の露出表面上にそれぞれエミッタ電極およ
びコレクタ電極として作用するＰｏ１ｙ−３ｉ膜３０お
よび３１をＣＶＤ法により り堆積し、ｎ型不純物であるヒ素イオンを５Ｘ１０１ｂ
原子／　ｃ＋＋＋　２のドーズレートで注入し、さらに
パタニングした後、アニールを行い、開口２５の底部の
シリコン基体の表面にｎ型エミンタ領域３２を形成した
状態を第２図Ｋに示す。このエミンク領域３２の幅は開
口２５の底部の幅、従ってメサ型マスク２１の下側部の
幅ｄによって決まり、サブミクロンのオーダとすること
ができる。最後にヒ素をドープしたＰｏ１ｙ−３ｉ膜３
０および３１と接触するようにアルミ配線を形成し、サ
ブミクロン幅のエミンタを有するバイポーラトランジス
タを完成する。

第３図Ａ−Ｈは本発明の半導体装置の製造方法の他の実
施例の順次の工程を示す断面図である。

本例ではシリコン基体を構成するまでの工程が前例と相
違するので、その工程までを説明する。

第３図Ａに示すように、本例では第１導電型、（例えば
、Ｐ−）のシリコン基板４１を設け、これに第２導電型
、（例えば、ｎ”）の埋込み層４２を設け、基板全体に
第２導電型（ｎ−）のエピタキシャル層４３を堆積する
。次に、第３図Ｂに示すように、全体に熱酸化処理を施
してＳｉＯ□膜４４膜設４、その上にフォトレジスト膜
を設けてバターニング処理を施しマスク４５を形成する
。次いで、マスク４５の開口からエツチングを行って第
３図Ｂに示すように溝４６を形成し、その底面が前記埋
込み層４２の表面に接触し得るようにする。

次に、適当な材料除去処理によりＳｉＯ□膜４４膜設４
スク４５を除去し、その後全面に熱酸化処理を施して第
３図Ｃに示すようにＳｉＯ□膜４７膜設７、更に、その
上にＣＶＤ法によりＳｉ、Ｎ４膜４８及びポリシリコン
層４９を設ける。

更に、第３図りに示すように、全面にエツチングハック
処理を施し、かつ、熱酸化処理を施して溝４６内にポリ
シリコン材料４９を残存させると共にその上側に５ｉＯ
７膜５０を形成する。次いで、第３図Ｅに示すように、
ＣＶＤ法によりＳｉＯ□膜５１膜設１、その上にフォト
レジスト膜を設けた後、バターニング処理によりマスク
５２を形成し、このマスクを用いて深い溝５３を形成し
、その底部が埋込み層４２と基板４１との接合面よりも
深くなるようにする。

次に、第３図Ｆに示すように、５ｉＯｚ膜５１及びマス
ク５２を適当な材料除去処理により除去した後、全面に
熱酸化処理を施して溝５３の内面にＳｉＯ□膜を設け、
その後ＣＶＤ法により５ｉＪ４膜５４及びポリシリコン
層５５を設け、更に、エッチハック処理を施して溝５３
内にポリシリコン５５を残存させた後熱酸化処理を再び
施してその上側にＳｉＯ□膜５６膜設６る。

次いで、第３図Ｇに示すように、ＣＶＯ法によりＳｉＯ
□膜５７膜設７、その上にフォトレジスト膜を設け、バ
ターニング処理を施してマスク５８を形成し、このマス
クを用いてエピタキシャル層４３の一部分上のＳｉＯ□
膜５７膜設７し、ここから燐（Ｐ）をイオン注入し、そ
の後９００〜１０００’Ｃの温度で熱処理を施してアニ
ーリングを行ってｎ゛型の領域５９をｎ＋埋込み層４２
と接触するように形成する。

次に、残存するＳｉＯ□膜５７膜設７スク５８を除去し
、表面に薄い５ｉＯｚ膜６０、薄いＳｉ３Ｎ４膜６１、
Ｐｏ１ｙ−５ｉ膜６２及び厚いＳｉ、Ｎ４膜６３を順次
に形成し、さらに表面にホトマスク６４を形成した状態
を第３図Ｈに示す。以後の工程は第２図につき説明した
ところと同様であるので省略する。本例においては、ｎ
゛埋込層４２とｐ−基板４１との間の接合容量を低減す
ることができ、素子の高速化を図ることができる。

（発明の効果） 上述した本発明による半導体装置の製造方法によれば、
多層構造のマスクの下側部分を選択的にサイドエツチン
グしてメサ型のマスクを形成することにより、サブミク
ロンオーダの半導体領域を正確かつ容易に形成すること
ができる。すなわち、サブミクロンオーダのエミツタ幅
を形成できるのでベース抵抗ｒ５．′が小さく、エミッ
タ容量が小さい高速のバイポーラトランジスタを得るこ
とができる。このようにサブミクロンオーダの領域を形
成するのに、従来のように高価な電子ビーム描画装置を
用いることなく、広く普及している露光装置を用いるこ
とができるので、製造コストを低減することができる。

また、メサ型マスクを形成するためのサイドエツチング
をウェットエツチングで行う場合には、寸法をきわめて
高い精度で制御３ 御することができるとともにシリコン基体表面のダメー
ジも少なくなり、素子特性の向上が図れる。

さらに、エミッタを形成するための開口がそのままコン
タクト窓となり、エミッタをセルフアライメント的に形
成できるのでより一層の小形化が可能となり、高速素子
を得ることができる。

【図面の簡単な説明】

第１図Ａ−Ｆは本発明による半導体装置の製造方法の基
本的構成を説明するための順次の工程における半導体装
置の構成を示す断面図、第２図Ａ−には本発明の方法に
よりバイポーラトランジスタを製造する際の順次の工程
における構造を示す断面図、 第３図Ａ−Ｈは同じく他の実施例における順次の工程で
の構造を示す断面図である。 １・・・半導体基体　　　　　４・・・多層構造マスク
４Ａ・・・メサ型マスク　　　５・・・膜６・・・開口
　　　　　　　　７・・・半導体領域１１・・・半導体
基体　　　　　１５・・・ＳｉＯ□膜１６、１８・・・
Ｓｉ：＋Ｎ＋膜　　１７・・・Ｐｏ１ｙ−３ｉ膜１９・
・・マスク ２１・・・メサ型マスク ２３・・・レジスト膜 ２５・・・開口 ２７、２８・・・ＳｉＯ□膜 ３２・・・エミッタ領域

Claims (1)

【特許請求の範囲】
1. １、半導体基体の表面に形成された半導体領域を有する
   半導体装置を製造するに当たり、半導体本体表面の、前
   記半導体領域を形成すべき部分に、この半導体領域の幅
   よりも幅の広い多層構造のマスクを形成する工程と、こ
   のマスクの下層部を選択的にサイドエッチングすること
   によってメサ型のマスクを形成する工程と、半導体本体
   表面に後に半導体領域を形成する際のマスクとして作用
   する膜を形成する工程と、前記メサ型マスクを選択的に
   除去することにより前記の膜に開口を形成する工程と、
   この開口を経て前記半導体基体の表面に半導体領域を形
   成する工程とを具えることを特徴とする半導体装置の製
   造方法。