JPS63119264A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に素子占有面積の低減化
と寄生容量及び寄生抵抗の低減化に好適なバイポーラト
ランジスタに関する。

〔従来の技術〕

ベース・コレクタ間寄生容量を低減化し、動作速度の高
速化を図るため、ベース側壁から引出し電極を取り出す
バイポーラトランジスタは公知であり、その−例を第２
図に示す。この種の文献としては例えば特開昭５６−１
５５６号、特願昭５８−７３１５６号等があげられる。

第２図において、１はＰ型Ｓｊ基板、２１及び２２はＮ
生型埋込み層、３はＳ　ｉ、　０２からなる絶縁膜で素
子間分離又はベース・コレクタ間絶縁の役割を有してい
る。４はＮ型コレクタ領域、５１及び５２はＰ型ベース
領域、６及び６１はベース端子を取り出すための多結晶
Ｓｉからなる外部ベース領域、７１及び７２はＮ型エミ
ッタ領域、８１及び８２はエミッタ電極、９１はベース
電極、１００は第１のトランジスタのコレクタ電極であ
り、第２のトランジスタのベース領域と接続されている
状態を示す。１０２は第２のトランジスタのコレクタ電
極である。第２図で示す従来のトランジスタ構造はベー
ス領域５］及び５２の側壁から外部ベース領域６によっ
てベース電極９１を取り出している。外部ベース領域６
は厚い絶縁膜３上に形成されるため、ベース・コレクタ
間の寄生容量が小さく、高速な性能が実現される。さら
に外部ベース領域６１は一つの配線層として取り扱える
ため回路レイアウトの自由度が増し、集積回路の微細化
が図れる利点も有している。

〔発明が解決しようとする問題点〕

」１記従来技術に関する利点もＭＯ８型トランジスタに
比べれば集積度の点については十分とは言い難い。すな
わち従来トランジスタに於てはコレクタ領域４はＮ十埋
込み層２１を介してＳｉ基板表面でコレクタ端子を取り
出しており１例えば別トランジスタの外部ベース領域６
１と接続する場合に於てもＳｉ基板表面部に設けた金属
電極１０１を介して接続をする必要があった。すなわち
、上記接続の為にはＮ十埋込み層２１から表面に達する
Ｎ十型領域をＳｊ基板内に確保する必要があり、ｌ−ラ
ンジスタ占有面積の低減が極めて難しく、外部ベース領
域６１を配線層として用いる利点が低減される問題があ
った。

さらに従来技術において、所望の回路構成の関係でＮ十
埋込み層２１又２２をＳｊ基板１内部で延在さぜること
が多々存在するが、この場合コレクタ抵抗が増大する問
題があった。従来技術の他の問題はＮ十埋込み層２１及
び２２間の間隔、すなわち素子間分離間隔に関する。す
なわち従来技術における素子間分離絶縁膜３の底面はＮ
十埋込み層２１及び２２の底面より上部に位置していた
。

したがってコレクタ間最短間隔はＮ十埋込み層間の最短
間隔で決定されるため、所望のコレクタ間耐圧を確保す
る為には絶縁膜３幅を十分せまくすることができず集積
化上の問題となっていた。

本発明の目的は上記従来の問題を解決し、コレクタ接続
の為の占有面積の低減と素子間分離間隔の低減を図るこ
とにある。さらに本発明の他の目的はコレクタ抵抗を低
減することにある。

〔問題点を解決するための手段〕

上記目的を達成するために本発明においてはＮ十埋込み
層成面に達する溝をＳ：Ｉ基板に設け、溝底部への素子
間分離絶縁膜の形成と上記絶縁膜上に設置した外部コレ
クタ電極によりＮ十埋込み層側面からコレクタ領域との
接続を行った。上記構成において、隣接するコレクタ間
の実効間隔は素子間分離絶縁膜底面に沿つ′た径路とな
るため、上記絶縁膜底面をＮ十埋込み層成面より深くな
るごとく溝形成を施せばせまい素子間分離絶縁膜幅の構
成でも実効間隔を十分確保できコレクタ間耐圧を十分保
証することができる。さらに上記構成において外部コレ
クタ電極は一配線層としての働きを有し、外部ベース電
極との接続等もＳｉ基板表面を介さず実現できる。した
がって回路構成レイアウトの自由度が増し、集積回路の
微細化が一段と図れる。特にコレクタ端子の為の活性領
域が不要となる為、活性領域の微細化すなわちトランジ
スタ寸法の低減上極めて有効である。

〔作用〕

本発明において外部コレクタ電極はＮ十埋込み層側壁と
接続され、かつ活性領域を規定する素子間分離絶縁膜−
ヒに設けられるのでコレクタ端子設置の為の活性領域確
保を必要としない。したがってトランジスタ占有面積は
従来のコレクタ接続領域弁だけ低減することができる。

さらに外部コレクタ電極は多結晶シリコン単層膜、多結
晶シリコン膜と金属硅化物膜あるいは高融点金属膜この
積層膜などで構成できるためコレクタ抵抗を低減化でき
る。外部コレクタ電極を設けることの他の作用はコレク
タ領域の外周を取り囲む素子間分離絶縁膜上の全体又は
部分よりコレクタ領域との接続ができることに基づく。

これにより従来コレクタ領域の一端から取り出していた
接続法にくらべ素子面積を増大させることなくコレクタ
抵抗をさらに低減化することが可能となる。

本発明においては素子間分離絶縁膜底面がＮ十理込み層
成面より深部になるごとく構成できるので隣接コレクタ
間の実効間隔を素子間分離絶縁膜の間隔よりも十分広く
することができる。したがって所望のコレクタ間耐圧を
確保しつつ素子間分離間隔を従来技術に比べて十分にせ
まく設定することができ半導体装置の超高集積化が可能
となる。

本発明においては、素子間分離絶縁膜」二に外部コレク
タ電極を設置するが、隣接するコレクタに関し、所望で
ない接続がおこなわれるをの防止する必要がある。所望
コレクタとの接続のみを実施する手法として、本発明に
おいては溝形成をＮ＋埋込み層から離し、接続予定領域
にはＮ上層が露出しない構成にしておく。接続を欲しな
い隣接コレクタに対しては溝形成でＮ十埋込み層側壁が
露出するごとくあらかじめ配置しておく。上記構成にお
いて、溝底面に素子間分離絶縁膜を選択的に形成した後
、上記選択形成に用いたシリコン窒化膜等を溝側面から
除去し、この状態より湿式低温酸化を実施する。上記酸
化によりＮ上層露出部には厚いシリコン酸化膜が、Ｎ上
層がない領域には薄い酸化膜が形成される、上記の薄い
酸化膜のみを選択的に除去しＳｊ基板側壁を露出してか
ら熱拡散を施し、続いて外部コレクタ電極を素子間分離
絶縁膜」二の溝内部に設ければ、接続所望コレクタの°
Ｎ十埋込み層とは新たに形成した拡散層を介して接続さ
れる。一方接続を所望しない隣接コレクタとの間には厚
い酸化膜がＮ十埋込み層と自己整合的に介在されており
接続は行なわれない。

外部コレクタ電極の設置に関しては上記手法以夕１には
Ｎ十埋込み層が露出された素子間分離溝側壁にのみ外部
コ１ノクタ電極を自己整合的に残置させることもスパッ
タイオンエツチング法を用いれば実現できる。この場合
、上記溝底部の素子間分離絶縁１鴎」−に於ては、溝側
壁部近傍を除いて外部１１ノクタ電極を除去しておけば
よい。

〔実施例〕

以ド、本発明を実施例によってさらに詳細に説明する。

説明の都合」二１図面をもって説明するが％部が拡大し
て示されているので注意を要する。

また、説明を簡明にするため各部の材質、半導体層の導
電型、及び製造条件を規定して述べるが材質、半導体層
の導電型、及び製造条件はこれに限定されるものでない
ことは言うまでもない。

実施例１ 第３図（Ａ）乃至（Ｆ）は本発明の第１−の実施例を製
造工程順に示した断面図で、Ｐ型Ｓｉ基板１に熱拡散法
によりＳｉを選択的に拡散させ、深さ１μｍ、不純物濃
度３Ｘ１０１０（７）−８のＮ十型埋込み層２］、及び
２２を形成する。次にＮ十型埋込み層２］及び２２上に
エピタキシャル成長法により厚さ１μｍのエピタキシャ
ル層４を形成する。

その後、エピタキシャル層４の」二に熱酸化法により厚
さ５０膜ｍのＳ　ｊ、　０２１１ｊＪ　３３、ＣＶＤ法
による厚さ１２０　ｎ　ｍの５ｉｓＮ＋膜３４、ＣＶ　
ｌ）法による厚±９００ｎｍのＳｉＯ２膜を順次形成し
、ホトリソプラノイ技術によって上記積層絶縁１模３３
乃至３５をパターニングする。次に上記積層絶縁膜３３
乃至３５をマスクとしてＳｉ基板１を深さ２μｍエツチ
ングした。Ｓｉ基板１に形成した溝は１μｍ幅で、外部
コレクタ電極との接続予定領域においてＮ十埋込み層２
１とはＱ、５μｍ隔離しく９） て設「イした。次いで、熱酸化法による５ｊＯｘ膜とＣ
ＶＤ法による５ｉａＮ４膜を全面に形成した後、反応性
イオンスパッタリング法により新たに形成した積層絶縁
膜をエツチングし、Ｓｊ溝側面にのみ選ＩＲ的に残置さ
せる。この状態より熱酸化を行って厚さ７００ｎｍのＳ
：ｉ、０２膜をＳｊ溝底面に選択的に形成し素子間分離
絶縁膜３０とした。その後、Ｓｊ層側面残置した積層絶
縁膜を熱燐酸液で選択的に除去した（第３図（Ａ））。

次に酸化？！；、１度８００℃の低温湿式酸化法により
Ｎ十埋込み層２１及び２２の側面が露出されている部分
に６００　ｎ　ｍの厚いＳ］０２を形成した。

」１記熱酸化においてＮ十埋込み層が露出していたいＳ
ｉ基板側壁面には１．８０　ｎ　ｍ　Ｌ、か５ｉＯｚ膜
が成長されない。この状態より１８．０　ｎ　ｍの５ｉ
Ｏｚ膜を除去することによりＮ十埋込み層側面に４００
ｎ　ｒｒｌ厚のＳｉＯ２膜を選択的に残置させた。この
状態よりＰｏｃＱｎを拡散源とする熱拡散を施し、）ｌ
つ側面でＳｉ基板が露出している領域にＮ十拡散層を形
成し、Ｎ十埋込み層２】及び２２と接続さく１０） せた。次に多結晶シリコン（又は非晶質シリコン）膜を
厚く堆積しＳｉ溝部を埋めた後、平坦化エツチングによ
り溝内部にのみ残置させた。溝内部に残置した多結晶シ
リコン膜に熱拡散を施し、低抵抗化して所望Ｎ十埋込み
層とのみ接続された外部コレクタ領域２１２及び２１３
とした。次にＣＶＤ法によるＳｊ、ａＮ４膜３６とＳｊ
○２膜３７を堆積し、溝部が平坦化されるまでＳ　ｉ、
　０２膜３７を反応性イオンスパッタリング法によりエ
ツチングした（第３図（Ｂ））。

第３図（Ｂ）の状態よりＳｊ、Ｏｚ膜３５、Ｓ−ｉ、Ｊ
＋膜３４、及びＳｉＯｘ膜３３からなる積層絶縁膜をホ
トリソグラフィ技術により再び選択エツチングした後、
上記積層絶縁膜をマスクとしてＳｊ基板］を深さ０．７
μｍエツチングした。上記のエツチングにおいて、外部
コレクタ領域２１２及び２１３上のＳｉ○２膜３７膜厚
７構成されていて同時には除去されないので８１基板エ
ツチング後、５ｊ０２膜３７のみ選択的に除去した。次
いで再び熱酸化と５ｉ−ｓＮａ膜を堆積した後、反応性
イオンスパツタリング法を用いてエツチングを行なうと
Ｓｉ基板の側面にのみＳｉＯ２膜とＳ　ｊ、ｓ　Ｎ　４
膜の積層膜３８が残置される。積層膜３８や８ｊ８Ｎ４
膜３４及び３６をマスクとし、Ｓｉ基板露出面を熱酸化
することにより厚さ４００ｎｍのＳｉＯ２膜を形成しベ
ース・コレクタ間の分離用絶縁膜３１を形成した。次に
反応性イオンスパッタリング法により外部コレクタ領域
２１２及び２］、３上の５ｉ８Ｎｔ膜を選択的に除去し
、多結晶シリコン膜を露出させた。この状態より全面に
Ｗ膜をスパッタリング法により蒸着し、７００℃のＮ２
雰囲気による加熱により多結晶シリコンと反応させてタ
ングステン硅化膜（シリサイド）１１０及び］１１を外
部コレクタ領域」―に自己整合的に形成した。上記熱処
理においてＳｉ　１ｌＮ４膜３８及びＳｉ○２膜３１及
び３５」二のＷ膜は反応しない。過酸化水素（Ｈ２Ｏ２
）水溶液により未反応Ｗ膜は除去した（第３図（Ｃ））
。

第３図（Ｃ）の状態よりＳｊ基板側面に形成された８１
１ＩＮ４股と５ｊＯ２の積層膜３８を熱燐酸、及び希釈
弗酸水溶液で除去した後、厚さ７００ｎｍの多結晶シリ
コン膜を堆積し、Ｓｉ基板の凸形状部上の堆積膜をウェ
ットエツチングにより除去した。次にマスクを用いて所
望領域以外の多結晶シリコン膜を除去した後、加速エネ
ルギ３０ＫｅＯ１打込み量ｌＸ１０１４■−２の条件で
多結晶シリコン膜へのＢイオン注入をおこない、その後
９００Ｃ。

２０分の条件の熱処理を行い注入イオンの活性化をおこ
ない外部ベース領域６及び６１を形成した（第３図（Ｄ
））。

しかる後、Ｓｉ基板の凸部領域表面に形成されていたＳ
ｉ、Ｏｚ膜３５．５１１１Ｎ４膜３４、Ｓｉ○２膜３３
をウェットエツチングにより除去し、表面からＰ型不純
物Ｂイオンを加速エネルギ２５ＫｅＯ１打込み量１．　
Ｘ　１０　”ａ＋＋−２の条件で注入して深さ０．３μ
ｍのベース領域５１及び５２を形成し、さらにｎ型不純
物Ａｓを加速エネルギ８０ＫｅＯ１打込み量２．ＯＸ　
１０１Ｂ国−２の条件でイオン打込みして深さ０．１５
μｍのエミッタ領域７１及び７２を形成した。尚両イオ
ン打込み後の活性化熱処理はＡｓイオン打込み後に実施
した。この状態より全面に厚さ２００ｎｍのＳｉＯ２膜
を堆積しエミッタ領域７１及び７２、外部ベース領域６
及び６１、外部コレクタ領域２１３又は１１１上に開孔
を施した（第３図（Ｅ））。

最後にＡＱを主成分とする金属膜の蒸着とそのパターニ
ングによりベース電極９１．エミッタ電極８１及び８２
、コレクタ電極１０２等を含む電極及び配線を所望の回
路構成にしたがって形成した（第３図（Ｆ））。

−１−記の製造工程を経て製造された本実施例に基づく
半導体装置においてはコレクタ端子をＮ十埋込み層側面
から外部コレクタ領域を介して引出しており、かつ」１
記外部コレクタ領域は素子間分離絶縁膜上に設けられて
いるのでコレクタ端子の為に従来要していた活性領域が
不要となった。上記によりｎｐｎｌ−ランジメタ２ケに
よって構成されるフリップフロップ回路のセル面積は従
来に比べ２／３にまで低減され、基板−コレクタ間容量
も大幅に低減された。さらに本実施例に基づく半導体装
置においては素子間分離絶縁膜をＮ十埋込み層成面より
さらに深部にまで構成でき、実効コレクタ間間隔を大き
くとれる為、素子間分離距離を従来の１／４である１μ
ｍにしても耐圧上の問題は何ら生ぜず集積化が実現でき
た。上記トランジスタの活性領域の低減及び素子間分離
距離幅の縮少によりフリップフロップ回路を用いたメモ
リセル面積は従来の約１／２にまで縮少することができ
た。さらに、外部コレクタ領域は多結晶シリコン膜と金
属硅化膜又は高融点金属膜の重合せ構造が用いられる為
コレクタ抵抗も従来の１００Ω／口から１０Ω／口以下
に低下することができた。

尚、本実施例においては金属珪化膜（シリサイド膜）１
」０及び１１１としてＷの硅化膜について述べたが上記
は他の金属、例えばＴ　］、　ｌ　Ｍ　ｏ　＋　Ｐ　ｔ
；　ｒＰｄ、Ｔａ、Ｚｒ、Ｎｉ、Ｃｒ、Ｖ、Ｈｆ等の硅
化膜または金属膜であってもよい。

実施例２ 第４図及び第１図は本発明の他の実施例を示す図である
。前記第１の実施例において、素子間分離絶縁膜の形成
予定領域の開溝に先だってベース・コレクタ間分離絶縁
膜の形成予定領域を区画するＳｉ基板１のエツチングを
反応性イオンエツチングにより行う。続いて素子間分離
絶縁膜の形成予定領域のＳｉ基板部にも溝を形成した。

上記溝とＮ十埋込み層の配置に関しては前記第１の実施
例のごとき制限を設けなくともよく、上記溝側面にＮ十
埋込み層が露出された構成であってもよい。

Ｓｉ基板１への第２の溝形成の後、溝側面にＳｊ　０２
膜と５ｉ８Ｎ＜膜の積層膜を前記第１−の実施例に従っ
て選択的に残置させた。しかる後、上記５ｉｓＮａ膜お
よび５１ｇＮｉ膜３４をマスクにして７００ｎｍのＳｉ
、Ｏｚ膜をＳｊ基板主表面部を除く表面部に形成し、素
子間分離絶縁膜３０及びベース・コレクタ分離絶縁膜３
１−を形成した。次に素子間分離絶縁膜３１．の選択形
成に用いた第２の溝側壁部に残置されているＳ　ｉ　８
Ｎ４膜とＳ　、ｉ、　０２膜をフォトリソグラフィ技術
を用いて選択的に除去し、Ｎ十埋込み層側面を露出させ
た。続いて多結晶シリコン膜の堆積とｎ型不純物Ｐの熱
拡達により上記多結晶シリコン膜の低１１（杭化しＮ十
埋込み層と接続させた。

この状態より反応性スパッタイオンエツチング法により
上記多結晶シリコン膜をＳ）基板表面と垂直方向にのみ
エツチングを施し第２のＳｊ溝側面にのみ残置させ、Ｎ
十埋込み層領域を囲うごとく構成し外部コレクタ領域２
１１，２１２，２１．３とした。ベース・コレクタ分離
絶縁膜上のＳｊ基板側壁部に残置している多結晶シリコ
ン膜はフォトリソグラフィ技術により選択的に除去した
。第２のＳｊ溝側壁の外部コレクタ領域に関しても所望
箇所を選択的に除去し、Ｎ十理込み層周辺を完全に囲わ
ない構成としてもよい。しかる後、Ｗ膜をスパッタリン
グ法により全面に蒸着し、所望領域以外のＭＯ膜をフォ
トリソグラフィ技術により選択的に除去した。その後、
所望領域上に残置されているＷ膜と多結晶シリコン膜で
構成される外部コレクタ領域を反応させ、金属硅化膜１
．１０　。

１１１を外部コレクタ領域の所望箇所に形成した。

この状態よりＣＶＤ法によるＳｊ、０２膜３Ｐの堆積と
その平坦化エツチングにより第２のＳｊ基板溝内を埋め
るごとく処理した（第４図）。

第４図の状態において、電子線レジスト液ＲＥ５０００
ｐ　（商品名）を全面に塗布後照射量１０μＣ／　ｒｙ
Ｎなる電子線を金属硅化膜１１０、及び１、１．１．１
を含む箇所に粗く位置合せして照射し、現像したところ
、金属硅化膜１１−０、及び１１１」ユのレジスト膜が
自己整合的に除去され、他領域−にのレジスト残膜は残
置したままであった。上記レジスタ膜の選択的残膜効果
を利用し、Ｗの金属硅化膜１１０及び１１１上の５ｉＯ
ｚ膜３９の選択的に除去した。電子線照射によるレジス
ト膜の選択的残膜効果は第５図に示す特性に基づく。曲
線イはＳ　ｉＯ２膜下にＷやＭＯ又はそれらによる金属
硅化膜のごとく質量の大きい物質が存在する場合であり
曲線口はＳ　ｊ、　０２膜下がＳｉ基板の場合について
の電子線照射、及び現像後のレジスト残膜率である。す
なわち１０μｃ　／　ａｌなる条件で電子線照射を行う
とＷ膜等のごとき質量の大きな物質」二ではレジスト残
膜は完全に除去されるが、Ｓｉ基板−１−では約５０％
厚のレジスト膜が残置される。

電子線の反射量が下地物質の質量差に依存する」１記現
象を利用してＳｊ、０２膜３Ｐの選択除去を実施した後
、前記第１の実施例に従って５１ｇＮａ膜３８の除去及
び外部ベース領域６，６１形成以降の製造工程を施した
（第１図）。

」１記の製造工程を経て製造された半導体装置は前記第
１の実施例に基づいて製造された半導体装置と同様の特
長、すなわちトランジスタ活性領域面積の低減、及び素
子間分離間隔の低減、さらにはコレクタ抵抗の低抵抗化
の特長を有していた。

それに加えるに本実施例に基づく半導体装置においては
Ｎ十埋込み層２１又２２と接続される外部コレクタ領域
２１１乃至２１４を活性領域を囲うごとく構成すること
ができる為、コレクタ抵抗の低減化がさらに進展され、
合せてコレクタ配線に関する自由度の増大とコレクター
基板間容量の低減が図れた。

尚、本実施例において金属硅化膜１．１０，１１１とし
てＷのシリサイド膜の場合について記載したが」二記金
属硅化膜はＭｏ、Ｐｄ、Ｐｔ、Ｔａ。

Ｈｆ、Ｔｉなど質量の大きい高融点金属又はその金属硅
化膜であってもよい。

本実施例に基づく半導体装置において、外部コレクタ領
域６２を第６図のごとく素子間分離絶縁ｎ＋Ｊ　３０」
二でＮ十理込み層２１−の側面から取り出し、かつ活性
領域１−まで延在させて活性領域表面」二でコレクタ電
極１０２と接続させてもよい。」１記によりエミッタ面
積は相対的に増大し大電流化、超高速化が図れる。

〔発明の効果〕

本発明によればコレクタ端子を活性領域上のＳｊ基板表
面から取り出すことなく埋込み層側壁から素子間分離領
域上の外部コレクタを介して取り出すことができるため
活性領域面積を従来の２／；３以下にまで低減できる効
果がある。さらに本発明によれば素子間分離絶縁膜底面
をＮ十埋込み層より深部にまで構成でき実効的なコレク
タ間間隔を実寸法具」−に大きくとれるため、素子間分
離距離を従来の１．　／　４にまで低減でき超高集積化
を実現できる効果がある。さらに本発明によれば外部コ
レクタ領域を高融点金属又はその金属硅化膜を構成材料
として用いることができるためコレクタ抵抗を従来の１
７１０以下にまで低減できる効果がある。また外部コレ
クタ領域で活性領域を囲うごとく構成することができる
のでコレクタ接続に関するレイアウトの自由度を占有面
積の増大なしに飛躍的に高め、かつコレクター基板間容
量も大幅に低減できる効果がある。

【図面の簡単な説明】

第１図、第４図及び第６図は本発明の主なる実施例に基
づく半導体装置を示した断面図、第２図は従来の半導体
装置の代表例を示す断面図、第３図（Ａ）乃至（Ｆ）は
本発明の第１の実施例に基づく半導体装置を製造工程順
に示した断面図、第５図はポジ型電子線レジストの電子
線照射量とレジスト残膜率の関係について下地物質依存
性をパラメータとして示した図であり、本発明の第２の
実施例における自己整合開孔技術を説明する図である。 １・・・半導体基板、４・・・コレクタ領域、２１・・
・埋込み層、３０・・・素子間分離用絶縁膜、３１・・
・分離用絶縁膜、５１・・・ベース領域、６１・・・外
部ベース領域、７］、・・・エミッタ領域、１］○・・
・金属硅化膜、２１２・・・外部コレクタ領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板内の埋込み不純物層を一構成要素とし、
   該埋込み不純物層で領域が規定される複数の単結晶活性
   領域が素子間分離絶縁膜により互いに分離された半導体
   装置において、該埋込み不純物層は少なくともその側壁
   において素子間分離絶縁膜上に設けられた引出し電極と
   接続され、かつ該引出し電極を介して異なる活性領域の
   構成要素と接続されることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   該引用し電極は該埋込み不純物層を囲むごとく設けられ
   たことを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   該引出し電極の少なくとも一部は金属硅化物膜により構
   成されることを特徴とする半導体装置。