JP4078887B2 - 半導体装置及び同半導体装置の製造方法 - Google Patents
半導体装置及び同半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び同半導体装置の製造方法に関するものであり、特に、バイポーラトランジスタを具備する半導体装置及び同半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、多数のトランジスタを内蔵した半導体装置において、トランジスタとして縦型バイポーラトランジスタを用いた半導体装置が知られており、かかる縦型バイポーラトランジスタを用いることにより、高負荷駆動力、高速性、低ノイズ等の優れた特性を有するアナログ回路の設計が可能であることが知られている。
【０００３】
かかる縦型バイポーラトランジスタの一形態として、図１５に概略断面図で示す縦型バイポーラトランジスタが知られている。すなわち、まず、半導体基板101にコレクタ領域105を形成し、次いで、同コレクタ領域105を形成した半導体基板101上面に第１開口を有する第１絶縁層108を積層し、次いで、同第１絶縁層108の上面にベース半導体層110を積層し、同ベース半導体層110を所定のパターンにパターンニングしてベース領域112を形成し、次いで、同ベース領域112の上面に第２開口を有する第２絶縁層113を積層し、次いで、同第２絶縁層113の上面にエミッタ半導体層116を積層し、同エミッタ半導体層116を所定形状にエッチングすることによりエミッタ領域118を形成し、上下方向にコレクタ領域105、ベース領域112、エミッタ領域118を重合して縦型バイポーラトランジスタ構造を形成しているものである。
【０００４】
以下において、図１５に示す縦型ＮＰＮバイポーラトランジスタの形成方法を簡単に説明する。
【０００５】
図１１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、半導体サブストレート101a上に、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層101bを積層した半導体基板101を用いて構成している。
【０００６】
半導体基板101の半導体サブストレート101aには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域102を形成しており、同半導体サブストレート101a上面にエピタキシャル層101bを積層して半導体基板101を形成し、さらに、半導体基板101表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）構造からなる分離絶縁層103を形成するとともに、分離絶縁層103の下側にはイオン注入によってＰ型不純物を注入することにより素子分離領域104を形成している。分離絶縁層103及び素子分離領域104で区切られたＮ型半導体領域がコレクタ領域105である。
【０００７】
コレクタ埋込領域102には、Ｎ型不純物を高濃度に注入して形成したプラグイン領域106を接続しており、同プラグイン領域106の上端には、Ｎ型の高濃度不純物をさらに注入して形成したコレクタ電極取出領域107を設けている。
【０００８】
上記の構成とした半導体基板101上面には、ＳｉＯ2膜からなる第１絶縁層108を積層し、フォトリソグラフィによるパターンニングによってコレクタ埋込領域102上方部分の第１絶縁層108の一部は除去し、第１開口108aを形成している。
【０００９】
そして、残存させた第１絶縁層108をマスクとして同第１開口108aからエピタキシャル層101bにＮ型不純物を注入することにより、エピタキシャル層101bにコレクタ高濃度領域109を形成している。
【００１０】
コレクタ高濃度領域109の形成後、半導体基板101上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層110を積層し、さらに、同ベース半導体層110上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層111を積層し、同フォトレジスト層111に所要形状のパターンニングを行って、フォトレジスト層111をエッチングマスクとしてベース半導体層110のエッチングを行なうことによりベース領域112を形成している。
【００１１】
特に、ベース領域112は、第１開口108a部分に積層した真性ベース領域112aと、同真性ベース領域112aの外周であって第１絶縁層108上面に積層したベース電極取出領域112bとから構成している。
【００１２】
ベース領域112の形成後、フォトレジスト層111は除去し、図１２に示すように、上記の構成とした半導体基板101上面にＳｉＯ2膜からなる第２絶縁層113を積層し、さらに、同第２絶縁層113上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層114を積層し、同フォトレジスト層114に所要形状のパターンニングを行って、フォトレジスト層114をエッチングマスクとして第２絶縁層113のエッチングを行なうことにより、真性ベース領域112a上の一部の第２絶縁層113を除去して第２開口113aを形成している。
【００１３】
第２開口113aの形成後、同第２開口113aからエピタキシャル層101bにＮ型不純物を注入することにより、エピタキシャル層101bにはコレクタ動作領域115を形成している。
【００１４】
コレクタ動作領域115の形成後、フォトレジスト層114は除去し、図１３に示すように、半導体基板101上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層116を積層し、さらに、同エミッタ半導体層116上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層117を積層し、同フォトレジスト層117に所要形状のパターンニングを行なって、フォトレジスト層117をエッチングマスクとしてエミッタ半導体層116のエッチングを行なうことにより、真性ベース領域112aと接合したエミッタ領域118を形成している。
【００１５】
なお、エミッタ領域118は、外側縁118bが真性ベース領域112aの上面に重合すべく形成しており、エミッタ領域118の外側縁118bと真性ベース領域112aとの間に第２絶縁層113を介在させるべく構成している。
【００１６】
エミッタ領域118の形成後、フォトレジスト層117をエッチングマスクとしてさらなるエッチングを行なうことにより、図１４に示すように、エミッタ領域118との重合部分以外のベース領域112上面を露出させている。
【００１７】
このとき、ベース領域112の上面を確実に露出させるべく、エッチングにおいては、ベース領域112を被覆した第２絶縁層113をエッチングするだけでなく、第１絶縁層108の一部もエッチングするオーバーエッチング条件でエッチングを行なっている。
【００１８】
なお、ベース領域112の外側縁は、第１絶縁層108の上面よりも突出した段差形状となっているので、ベース領域112の外側縁には第２絶縁層113の膜厚の厚い領域が形成されており、オーバーエッチング条件でエッチングを行なってもベース領域112の外側縁には第２絶縁層113が残存し、図１４に示すように、ベース領域112の外側縁には残存した第２絶縁層113からなるサイドウォール119が形成される。
【００１９】
エッチングによるベース領域112の露出を行なった後、フォトレジスト層117は除去し、半導体基板101上面にはチタン，コバルト等の金属層を全面的にスパッタリングして熱処理を行なうことにより、スパッタリングにより形成した金属層の金属と、ベース領域112及びエミッタ領域118のシリコンとを反応させてシリサイド化を生起し、図１５に示すように、ベース領域112及びエミッタ領域118の上面に低抵抗の金属シリサイド層120を形成している。なお、シリサイド化されなかった金属層は、エッチングによって除去している。
【００２０】
その後、半導体基板101上面にはＢＰＳＧ（ボロン・リン・シリケートガラス）等の平坦化絶縁層121を形成し、同平坦化絶縁層121上面を平坦化処理している。
【００２１】
平坦化絶縁層121には、ベース電極取出領域112b上、コレクタ電極取出領域107上、エミッタ領域118上にそれぞれコンタクト孔122を穿設し、同コンタクト孔122にタングステン等の導電プラグを充填してベース電極123B、コレクタ電極123C、エミッタ電極123Eをそれぞれ形成している。
【００２２】
ベース電極123B、コレクタ電極123C、エミッタ電極123Eには、それぞれ平坦化絶縁層121上面に形成した通電配線124を介して通電可能としている。
【００２３】
このようにして、半導体装置では縦型ＮＰＮバイポーラトランジスタの形成を行なっている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記したバイポーラトランジスタを具備する半導体装置には次のような問題があった。
【００２５】
すなわち、図１４に示すように、バイポーラトランジスタにおける第２絶縁層113は、上記したオーバーエッチング条件でエッチングすることによってベース領域112上面から完全に除去すべく構成しており、通常、オーバーエッチング条件によるオーバーエッチング量としては第２絶縁層113の膜厚の５０％程度としているため、第1絶縁層108の膜厚を大きくするか、または、第２絶縁層113の膜厚を小さくすることにより、第２絶縁層113のエッチングにともなう第１絶縁層108の消失を防止しなければならないものの、第1絶縁層108の膜厚を大きくした場合には、ベース領域112の真性ベース領域112aとベース電極取出領域112bとの間に大きな段差が生起され、同段差部分にストレスの集中が生じやすくなるためにストレスマネージメントの観点から好ましくなかった。
【００２６】
一方、第２絶縁層113の膜厚を小さくした場合には、エミッタ領域118の外側縁118bと真性ベース領域112aとの間に介在させた第２絶縁層113の膜厚が小さくなることにより寄生容量の増大化が生じ、バイポーラトランジスタの高速動作を阻害するおそれがあった。
【００２７】
このように、第1絶縁層108及び第２絶縁層113の膜厚設定には制約が多く、バイポーラトランジスタの性能を十分に引き出すことができる第1絶縁層108及び第２絶縁層113の膜厚設定が困難であるという問題があった。
【００２８】
また、バイポーラトランジスタにおいて金属層のシリサイド化によって金属シリサイド層120を形成する場合、ベース領域112の外側縁には第２絶縁層113からなるサイドウォール119が形成されていることにより、半導体基板101上面に全面的に金属層を積層して熱処理を行なった際に、金属層がベース領域112端部からサイドウォール119に跨りながらストリンガー状に残存しやすく、残存した金属層がストリンガーとなって半導体装置の製造過程において剥離し、配線間に付着することにより短絡を生起して、歩留りの低下や信頼性の低下などの不具合を生起するという問題があった。
【００２９】
さらに、熱処理を行なって形成した金属シリサイド層120において、金属シリサイド層120の形成後に金属の部分的な凝集が生じる場合があり、凝集にともなって金属シリサイド層120に線幅の細い領域が生起され、その結果、金属シリサイド層の抵抗値が増大する細線効果が生じるという問題があった。
【００３０】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の半導体装置の製造方法では、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることにより、その外側縁と前記ベース半導体層との間に第２絶縁層を残存させた前記エミッタ領域を形成すると共に、ベース半導体層を露出させ、同エミッタ領域を形成し、ベース半導体層を露出させた半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることにより、その外側縁にエッチング端面を形成したベース領域を形成したバイポーラトランジスタ構造を形成してなるバイポーラトランジスタ構造を形成することとした。
【００３３】
さらに、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することにも特徴を有するものである。
【００３４】
【発明の実施の形態】
本発明の半導体装置及び同半導体装置の製造方法は、半導体装置内に形成するバイポーラトランジスタ構造において、従来のように第１絶縁層の上面にベース半導体層に積層した後、すぐに同ベース半導体層を所定形状にパターンニングしてベース領域を形成するのではなく、ベース半導体層上面に第２絶縁層とエミッタ層とを積層し、同エミッタ層を用いてエミッタ領域を形成しながらベース半導体層上面の不要なエミッタ半導体層と第２絶縁層とをエッチングしてベース半導体層上面を露出させ、露出したベース半導体層上面に金属シリサイド層を積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングしてベース領域を形成しているものである。
【００３５】
従って、第２絶縁層のエッチングにともなって第１絶縁層までもエッチングされることが防止きるので、第１絶縁層の膜厚と第２絶縁層の膜厚をそれぞれ個別に設定することができ、形成するバイポーラトランジスタの性能を最も引き出すことができる膜厚に第１絶縁層の膜厚と第２絶縁層の膜厚とを設定することにより、バイポーラトランジスタの性能を向上させることができる。
【００３６】
また、ベース半導体層をエッチングによってベース領域を形成する前に金属シリサイド層をベース半導体層上面に積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングすることによってベース領域を形成することにより、ベース領域外周縁にストリンガーが生起されることを防止でき、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００３７】
さらに、金属シリサイド層の上面に固定化用絶縁層を積層した場合には、金属シリサイド層の形成後に同金属シリサイド層において金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【００３８】
以下において、図面に基づいてバイポーラトランジスタ構造の形成工程について詳細に説明する。本実施の形態では、縦型ＮＰＮバイポーラトランジスタの形成方法を説明するが、縦型ＮＰＮバイポーラトランジスタに限定するものではない。
【００３９】
図１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、Ｐ型のシリコン基板からなる半導体サブストレート1aに、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層1bを積層した半導体基板１を用いて構成している。
【００４０】
半導体サブストレート1aには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域２を形成しており、同コレクタ埋込領域２の形成後、半導体サブストレート1a上面にエピタキシャル層1bを積層している。
【００４１】
エピタキシャル層1bの積層後、同エピタキシャル層1b表面にはＬＯＣＯＳ構造からなる分離絶縁層３を形成し、さらに、コレクタ埋込領域２の周囲であって分離絶縁層３の下方にはイオン注入によって素子分離領域４を形成している。分離絶縁層３と素子分離領域４とで囲まれた領域におけるＮ型半導体領域をコレクタ領域５と呼ぶことにする。
【００４２】
コレクタ埋込領域２は、外側縁部分においてエピタキシャル層1bを介して分離絶縁層３と積層状態となっており、分離絶縁層３及び素子分離領域４の形成後、積層部分の一部にＮ型不純物を高濃度に、かつ、コレクタ埋込領域２に至る深さまでイオン注入することによりプラグイン領域６を形成している。さらに、同プラグイン領域６の上端には、Ｎ型の高濃度不純物をイオン注入によって注入し、コレクタ電極取出領域７を形成している。
【００４３】
上記の構成とした半導体基板１上面には、図２に示すように、ＣＶＤ法（化学的気相成長法）によってＳｉＯ2膜を成膜し、第１絶縁層８としている。そして、同第１絶縁層８上には第１フォトレジスト層９を形成し、同第１フォトレジスト層９に所要形状のパターンニングを行なって第１レジスト開口部9aを形成し、同第１レジスト開口部9aを用いて第１絶縁層８のエッチングを行なうことにより、第１絶縁層８に第１開口8aを形成している。
【００４４】
そして、同第１開口8aからエピタキシャル層1bにＮ型不純物を注入することにより、エピタキシャル層1bにコレクタ高濃度領域10を形成している。
【００４５】
コレクタ高濃度領域10の形成後、第１フォトレジスト層９は除去し、図３に示すように、半導体基板１上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層11を形成している。このとき、第１絶縁層８上面に成膜したベース半導体層11は多結晶半導体層となるが、第１絶縁層８の第１開口8aによって露出状態となっているエピタキシャル層1b上に成膜したベース半導体層11は、エピタキシャル成長によって単結晶半導体層となる。ベース半導体層11のうち、単結晶半導体層の領域を真性ベース領域12aと呼び、多結晶半導体層の領域をベース電極取出領域12bと呼ぶ。
【００４６】
ベース半導体層11の成膜後、同ベース半導体層11上面にはＣＶＤ法によってＳｉＯ2膜を成膜し、第２絶縁層13としている。
【００４７】
第２絶縁層13の積層後、図４に示すように、第２絶縁層13上には第２フォトレジスト層14を積層し、同第２フォトレジスト層14に所要形状のパターンニングを行なって第２レジスト開口部14aを形成し、同第２レジスト開口部14aを用いて第２絶縁層13のエッチングを行なうことにより、第２絶縁層13に第２開口13aを形成している。
【００４８】
第２開口13aの形成後、同第２開口13aからエピタキシャル層1bにＮ型不純物を注入することにより、エピタキシャル層1bにはコレクタ動作領域15を形成している。
【００４９】
コレクタ動作領域15の形成後、第２フォトレジスト層14は除去し、図５に示すように、半導体基板１上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層16を積層している。
【００５０】
エミッタ半導体層16の積層後、同エミッタ半導体層16上面には第３フォトレジスト層17を積層し、同第３フォトレジスト層17に所要形状のパターンニングを行なっている。
【００５１】
第３フォトレジスト層17のパターンニング後、パターンニングされた第３フォトレジスト層17をエッチングマスクとしてエミッタ半導体層16のエッチングを行なうことにより、真性ベース領域12aと重合したエミッタ領域18を形成している。
【００５２】
エミッタ領域18の形成後、第３フォトレジスト層17をエッチングマスクとして、第２絶縁層13のエッチングを行なうことにより、図６に示すように、エミッタ領域18との重合部分以外のベース半導体層11を露出させている。
【００５３】
このとき、エミッタ領域18の外側縁18bと真性ベース領域12aとの間には第２絶縁層13を介在させるべく構成している。第２絶縁層13のエッチングによる除去後、第３フォトレジスト層17も除去する。
【００５４】
ベース半導体層11の露出を行なった後、半導体基板１上面にはスパッタリングでコバルトを積層し、次いで窒化チタンを積層した後、窒素雰囲気中でアニールを行なうことによりベース半導体層11及びエミッタ領域18のシリコンとコバルトとを反応させてシリサイド化を生起し、その後、ウエットエッチングによって窒化チタン及び未反応なコバルトを除去し、再度、窒素雰囲気中でアニールを行なうことにより、図７に示すように、ベース半導体層11及びエミッタ領域18を低抵抗の金属シリサイド層19で被覆している。
【００５５】
なお、ベース半導体層11及びエミッタ領域18だけでなく、コレクタ電極取出領域７上面にも金属シリサイド層19を積層すべく構成してもよい。
【００５６】
金属シリサイド層19の形成後、図８に示すように、同金属シリサイド層19の上面にはシリコン窒化膜からなる固定化用絶縁層20を積層している。同固定化用絶縁層2 0を積層することによって、金属シリサイド層19におけるコバルトの凝縮を防止でき、細線効果の生起を防止できる。
【００５７】
固定化用絶縁層２０の形成後、固定化用絶縁層２０上面には第４フォトレジスト層２１を積層し、同第４フォトレジスト層２１に所要形状のパターンニングを行なっている。
【００５８】
第４フォトレジスト層２１のパターンニング後、パターンニングされた第４フォトレジスト層２１をエッチングマスクとして固定化用絶縁層２０及び金属シリサイド層１９のエッチングを行ない、さらに、第４フォトレジスト層２１をエッチングマスクとして、第１絶縁層８が露出するまでベース半導体層１１のエッチングを行なうことにより、図９に示すように、ベース電極取出領域１２ｂの外側縁にエッチング端面２２を形成している。
【００５９】
なお、エッチングによって所定形状となったベース電極取出領域12bと真性ベース領域12aとを合わせてベース領域12と呼ぶ。
【００６０】
第４フォトレジスト層21をエッチングマスクとして金属シリサイド層19とベース半導体層11とをエッチングすることにより、ベース領域12の外周縁にストリンガーが生起されることを防止できるので、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００６１】
ベース領域12の形成後、図１０に示すように、半導体基板１上面にはＢＰＳＧ等の平坦化絶縁層23を積層している。
【００６２】
平坦化絶縁層23には、ベース電極取出領域12b上、コレクタ電極取出領域７上、エミッタ領域18上にコンタクト孔24を穿設し、同コンタクト孔24にタングステンからなる導電プラグを充填して、ベース電極25B、コレクタ電極25C、エミッタ電極25Eをそれぞれ形成している。
【００６３】
ベース電極25B、コレクタ電極25C、エミッタ電極25Eには、それぞれ平坦化絶縁層23上面に形成した通電配線26を介して通電可能としている。
【００６８】
【発明の効果】
請求項１記載の本発明によれば、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることにより、その外側縁と前記ベース半導体層との間に第２絶縁層を残存させた前記エミッタ領域を形成すると共に、ベース半導体層を露出させ、同エミッタ領域を形成し、ベース半導体層を露出させた半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることにより、その外側縁にエッチング端面を形成したベース領域を形成することによって、請求項１記載の発明と同様に、第１絶縁層の膜厚と第２絶縁層の膜厚とをそれ個別に設定することができ、第１絶縁層の膜厚と第２絶縁層の膜厚をバイポーラトランジスタが最も性能を引き出すことができる膜厚に設定することにより、バイポーラトランジスタの性能を向上させることができ、半導体装置の性能を向上させることができる。
【００６９】
しかも、ベース半導体層の上面に積層した金属シリサイド層と、ベース半導体層とをエッチングしベース領域を形成することにより、ベース領域の外側縁におけるストリンガーの生起を防止でき、同ストリンガーによる半導体装置の製造歩留りの低下あるいは信頼性の低下等を解消することができる。
【００７０】
請求項２記載の本発明によれば、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することによって、金属シリサイド層の形成後に同金属シリサイド層における金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図２】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図３】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図４】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図５】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図６】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図７】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図８】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図９】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１０】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１１】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１２】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１３】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１４】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１５】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【符号の説明】
１ 半導体基板
1a 半導体サブストレート
1b エピタキシャル層
２ コレクタ埋込領域
３ 分離絶縁層
４ 素子分離領域
５ コレクタ領域
６ プラグイン領域
７ コレクタ電極取出領域
８ 第１絶縁層
8a 第１開口
10 コレクタ高濃度領域
12 ベース領域
12a 真性ベース領域
12b ベース電極取出領域
13 第２絶縁層
13a 第２開口
15 コレクタ動作領域
18 エミッタ領域
19 金属シリサイド層
20 固定化用絶縁層
22 エッチング端面
23 平坦化絶縁層
24 コンタクト孔
25B ベース電極
25C コレクタ電極
25E エミッタ電極
26 通電配線
【発明の属する技術分野】
本発明は、半導体装置及び同半導体装置の製造方法に関するものであり、特に、バイポーラトランジスタを具備する半導体装置及び同半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、多数のトランジスタを内蔵した半導体装置において、トランジスタとして縦型バイポーラトランジスタを用いた半導体装置が知られており、かかる縦型バイポーラトランジスタを用いることにより、高負荷駆動力、高速性、低ノイズ等の優れた特性を有するアナログ回路の設計が可能であることが知られている。
【０００３】
かかる縦型バイポーラトランジスタの一形態として、図１５に概略断面図で示す縦型バイポーラトランジスタが知られている。すなわち、まず、半導体基板101にコレクタ領域105を形成し、次いで、同コレクタ領域105を形成した半導体基板101上面に第１開口を有する第１絶縁層108を積層し、次いで、同第１絶縁層108の上面にベース半導体層110を積層し、同ベース半導体層110を所定のパターンにパターンニングしてベース領域112を形成し、次いで、同ベース領域112の上面に第２開口を有する第２絶縁層113を積層し、次いで、同第２絶縁層113の上面にエミッタ半導体層116を積層し、同エミッタ半導体層116を所定形状にエッチングすることによりエミッタ領域118を形成し、上下方向にコレクタ領域105、ベース領域112、エミッタ領域118を重合して縦型バイポーラトランジスタ構造を形成しているものである。
【０００４】
以下において、図１５に示す縦型ＮＰＮバイポーラトランジスタの形成方法を簡単に説明する。
【０００５】
図１１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、半導体サブストレート101a上に、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層101bを積層した半導体基板101を用いて構成している。
【０００６】
半導体基板101の半導体サブストレート101aには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域102を形成しており、同半導体サブストレート101a上面にエピタキシャル層101bを積層して半導体基板101を形成し、さらに、半導体基板101表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）構造からなる分離絶縁層103を形成するとともに、分離絶縁層103の下側にはイオン注入によってＰ型不純物を注入することにより素子分離領域104を形成している。分離絶縁層103及び素子分離領域104で区切られたＮ型半導体領域がコレクタ領域105である。
【０００７】
コレクタ埋込領域102には、Ｎ型不純物を高濃度に注入して形成したプラグイン領域106を接続しており、同プラグイン領域106の上端には、Ｎ型の高濃度不純物をさらに注入して形成したコレクタ電極取出領域107を設けている。
【０００８】
上記の構成とした半導体基板101上面には、ＳｉＯ2膜からなる第１絶縁層108を積層し、フォトリソグラフィによるパターンニングによってコレクタ埋込領域102上方部分の第１絶縁層108の一部は除去し、第１開口108aを形成している。
【０００９】
そして、残存させた第１絶縁層108をマスクとして同第１開口108aからエピタキシャル層101bにＮ型不純物を注入することにより、エピタキシャル層101bにコレクタ高濃度領域109を形成している。
【００１０】
コレクタ高濃度領域109の形成後、半導体基板101上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層110を積層し、さらに、同ベース半導体層110上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層111を積層し、同フォトレジスト層111に所要形状のパターンニングを行って、フォトレジスト層111をエッチングマスクとしてベース半導体層110のエッチングを行なうことによりベース領域112を形成している。
【００１１】
特に、ベース領域112は、第１開口108a部分に積層した真性ベース領域112aと、同真性ベース領域112aの外周であって第１絶縁層108上面に積層したベース電極取出領域112bとから構成している。
【００１２】
ベース領域112の形成後、フォトレジスト層111は除去し、図１２に示すように、上記の構成とした半導体基板101上面にＳｉＯ2膜からなる第２絶縁層113を積層し、さらに、同第２絶縁層113上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層114を積層し、同フォトレジスト層114に所要形状のパターンニングを行って、フォトレジスト層114をエッチングマスクとして第２絶縁層113のエッチングを行なうことにより、真性ベース領域112a上の一部の第２絶縁層113を除去して第２開口113aを形成している。
【００１３】
第２開口113aの形成後、同第２開口113aからエピタキシャル層101bにＮ型不純物を注入することにより、エピタキシャル層101bにはコレクタ動作領域115を形成している。
【００１４】
コレクタ動作領域115の形成後、フォトレジスト層114は除去し、図１３に示すように、半導体基板101上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層116を積層し、さらに、同エミッタ半導体層116上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層117を積層し、同フォトレジスト層117に所要形状のパターンニングを行なって、フォトレジスト層117をエッチングマスクとしてエミッタ半導体層116のエッチングを行なうことにより、真性ベース領域112aと接合したエミッタ領域118を形成している。
【００１５】
なお、エミッタ領域118は、外側縁118bが真性ベース領域112aの上面に重合すべく形成しており、エミッタ領域118の外側縁118bと真性ベース領域112aとの間に第２絶縁層113を介在させるべく構成している。
【００１６】
エミッタ領域118の形成後、フォトレジスト層117をエッチングマスクとしてさらなるエッチングを行なうことにより、図１４に示すように、エミッタ領域118との重合部分以外のベース領域112上面を露出させている。
【００１７】
このとき、ベース領域112の上面を確実に露出させるべく、エッチングにおいては、ベース領域112を被覆した第２絶縁層113をエッチングするだけでなく、第１絶縁層108の一部もエッチングするオーバーエッチング条件でエッチングを行なっている。
【００１８】
なお、ベース領域112の外側縁は、第１絶縁層108の上面よりも突出した段差形状となっているので、ベース領域112の外側縁には第２絶縁層113の膜厚の厚い領域が形成されており、オーバーエッチング条件でエッチングを行なってもベース領域112の外側縁には第２絶縁層113が残存し、図１４に示すように、ベース領域112の外側縁には残存した第２絶縁層113からなるサイドウォール119が形成される。
【００１９】
エッチングによるベース領域112の露出を行なった後、フォトレジスト層117は除去し、半導体基板101上面にはチタン，コバルト等の金属層を全面的にスパッタリングして熱処理を行なうことにより、スパッタリングにより形成した金属層の金属と、ベース領域112及びエミッタ領域118のシリコンとを反応させてシリサイド化を生起し、図１５に示すように、ベース領域112及びエミッタ領域118の上面に低抵抗の金属シリサイド層120を形成している。なお、シリサイド化されなかった金属層は、エッチングによって除去している。
【００２０】
その後、半導体基板101上面にはＢＰＳＧ（ボロン・リン・シリケートガラス）等の平坦化絶縁層121を形成し、同平坦化絶縁層121上面を平坦化処理している。
【００２１】
平坦化絶縁層121には、ベース電極取出領域112b上、コレクタ電極取出領域107上、エミッタ領域118上にそれぞれコンタクト孔122を穿設し、同コンタクト孔122にタングステン等の導電プラグを充填してベース電極123B、コレクタ電極123C、エミッタ電極123Eをそれぞれ形成している。
【００２２】
ベース電極123B、コレクタ電極123C、エミッタ電極123Eには、それぞれ平坦化絶縁層121上面に形成した通電配線124を介して通電可能としている。
【００２３】
このようにして、半導体装置では縦型ＮＰＮバイポーラトランジスタの形成を行なっている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記したバイポーラトランジスタを具備する半導体装置には次のような問題があった。
【００２５】
すなわち、図１４に示すように、バイポーラトランジスタにおける第２絶縁層113は、上記したオーバーエッチング条件でエッチングすることによってベース領域112上面から完全に除去すべく構成しており、通常、オーバーエッチング条件によるオーバーエッチング量としては第２絶縁層113の膜厚の５０％程度としているため、第1絶縁層108の膜厚を大きくするか、または、第２絶縁層113の膜厚を小さくすることにより、第２絶縁層113のエッチングにともなう第１絶縁層108の消失を防止しなければならないものの、第1絶縁層108の膜厚を大きくした場合には、ベース領域112の真性ベース領域112aとベース電極取出領域112bとの間に大きな段差が生起され、同段差部分にストレスの集中が生じやすくなるためにストレスマネージメントの観点から好ましくなかった。
【００２６】
一方、第２絶縁層113の膜厚を小さくした場合には、エミッタ領域118の外側縁118bと真性ベース領域112aとの間に介在させた第２絶縁層113の膜厚が小さくなることにより寄生容量の増大化が生じ、バイポーラトランジスタの高速動作を阻害するおそれがあった。
【００２７】
このように、第1絶縁層108及び第２絶縁層113の膜厚設定には制約が多く、バイポーラトランジスタの性能を十分に引き出すことができる第1絶縁層108及び第２絶縁層113の膜厚設定が困難であるという問題があった。
【００２８】
また、バイポーラトランジスタにおいて金属層のシリサイド化によって金属シリサイド層120を形成する場合、ベース領域112の外側縁には第２絶縁層113からなるサイドウォール119が形成されていることにより、半導体基板101上面に全面的に金属層を積層して熱処理を行なった際に、金属層がベース領域112端部からサイドウォール119に跨りながらストリンガー状に残存しやすく、残存した金属層がストリンガーとなって半導体装置の製造過程において剥離し、配線間に付着することにより短絡を生起して、歩留りの低下や信頼性の低下などの不具合を生起するという問題があった。
【００２９】
さらに、熱処理を行なって形成した金属シリサイド層120において、金属シリサイド層120の形成後に金属の部分的な凝集が生じる場合があり、凝集にともなって金属シリサイド層120に線幅の細い領域が生起され、その結果、金属シリサイド層の抵抗値が増大する細線効果が生じるという問題があった。
【００３０】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の半導体装置の製造方法では、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることにより、その外側縁と前記ベース半導体層との間に第２絶縁層を残存させた前記エミッタ領域を形成すると共に、ベース半導体層を露出させ、同エミッタ領域を形成し、ベース半導体層を露出させた半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることにより、その外側縁にエッチング端面を形成したベース領域を形成したバイポーラトランジスタ構造を形成してなるバイポーラトランジスタ構造を形成することとした。
【００３３】
さらに、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することにも特徴を有するものである。
【００３４】
【発明の実施の形態】
本発明の半導体装置及び同半導体装置の製造方法は、半導体装置内に形成するバイポーラトランジスタ構造において、従来のように第１絶縁層の上面にベース半導体層に積層した後、すぐに同ベース半導体層を所定形状にパターンニングしてベース領域を形成するのではなく、ベース半導体層上面に第２絶縁層とエミッタ層とを積層し、同エミッタ層を用いてエミッタ領域を形成しながらベース半導体層上面の不要なエミッタ半導体層と第２絶縁層とをエッチングしてベース半導体層上面を露出させ、露出したベース半導体層上面に金属シリサイド層を積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングしてベース領域を形成しているものである。
【００３５】
従って、第２絶縁層のエッチングにともなって第１絶縁層までもエッチングされることが防止きるので、第１絶縁層の膜厚と第２絶縁層の膜厚をそれぞれ個別に設定することができ、形成するバイポーラトランジスタの性能を最も引き出すことができる膜厚に第１絶縁層の膜厚と第２絶縁層の膜厚とを設定することにより、バイポーラトランジスタの性能を向上させることができる。
【００３６】
また、ベース半導体層をエッチングによってベース領域を形成する前に金属シリサイド層をベース半導体層上面に積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングすることによってベース領域を形成することにより、ベース領域外周縁にストリンガーが生起されることを防止でき、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００３７】
さらに、金属シリサイド層の上面に固定化用絶縁層を積層した場合には、金属シリサイド層の形成後に同金属シリサイド層において金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【００３８】
以下において、図面に基づいてバイポーラトランジスタ構造の形成工程について詳細に説明する。本実施の形態では、縦型ＮＰＮバイポーラトランジスタの形成方法を説明するが、縦型ＮＰＮバイポーラトランジスタに限定するものではない。
【００３９】
図１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、Ｐ型のシリコン基板からなる半導体サブストレート1aに、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層1bを積層した半導体基板１を用いて構成している。
【００４０】
半導体サブストレート1aには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域２を形成しており、同コレクタ埋込領域２の形成後、半導体サブストレート1a上面にエピタキシャル層1bを積層している。
【００４１】
エピタキシャル層1bの積層後、同エピタキシャル層1b表面にはＬＯＣＯＳ構造からなる分離絶縁層３を形成し、さらに、コレクタ埋込領域２の周囲であって分離絶縁層３の下方にはイオン注入によって素子分離領域４を形成している。分離絶縁層３と素子分離領域４とで囲まれた領域におけるＮ型半導体領域をコレクタ領域５と呼ぶことにする。
【００４２】
コレクタ埋込領域２は、外側縁部分においてエピタキシャル層1bを介して分離絶縁層３と積層状態となっており、分離絶縁層３及び素子分離領域４の形成後、積層部分の一部にＮ型不純物を高濃度に、かつ、コレクタ埋込領域２に至る深さまでイオン注入することによりプラグイン領域６を形成している。さらに、同プラグイン領域６の上端には、Ｎ型の高濃度不純物をイオン注入によって注入し、コレクタ電極取出領域７を形成している。
【００４３】
上記の構成とした半導体基板１上面には、図２に示すように、ＣＶＤ法（化学的気相成長法）によってＳｉＯ2膜を成膜し、第１絶縁層８としている。そして、同第１絶縁層８上には第１フォトレジスト層９を形成し、同第１フォトレジスト層９に所要形状のパターンニングを行なって第１レジスト開口部9aを形成し、同第１レジスト開口部9aを用いて第１絶縁層８のエッチングを行なうことにより、第１絶縁層８に第１開口8aを形成している。
【００４４】
そして、同第１開口8aからエピタキシャル層1bにＮ型不純物を注入することにより、エピタキシャル層1bにコレクタ高濃度領域10を形成している。
【００４５】
コレクタ高濃度領域10の形成後、第１フォトレジスト層９は除去し、図３に示すように、半導体基板１上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層11を形成している。このとき、第１絶縁層８上面に成膜したベース半導体層11は多結晶半導体層となるが、第１絶縁層８の第１開口8aによって露出状態となっているエピタキシャル層1b上に成膜したベース半導体層11は、エピタキシャル成長によって単結晶半導体層となる。ベース半導体層11のうち、単結晶半導体層の領域を真性ベース領域12aと呼び、多結晶半導体層の領域をベース電極取出領域12bと呼ぶ。
【００４６】
ベース半導体層11の成膜後、同ベース半導体層11上面にはＣＶＤ法によってＳｉＯ2膜を成膜し、第２絶縁層13としている。
【００４７】
第２絶縁層13の積層後、図４に示すように、第２絶縁層13上には第２フォトレジスト層14を積層し、同第２フォトレジスト層14に所要形状のパターンニングを行なって第２レジスト開口部14aを形成し、同第２レジスト開口部14aを用いて第２絶縁層13のエッチングを行なうことにより、第２絶縁層13に第２開口13aを形成している。
【００４８】
第２開口13aの形成後、同第２開口13aからエピタキシャル層1bにＮ型不純物を注入することにより、エピタキシャル層1bにはコレクタ動作領域15を形成している。
【００４９】
コレクタ動作領域15の形成後、第２フォトレジスト層14は除去し、図５に示すように、半導体基板１上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層16を積層している。
【００５０】
エミッタ半導体層16の積層後、同エミッタ半導体層16上面には第３フォトレジスト層17を積層し、同第３フォトレジスト層17に所要形状のパターンニングを行なっている。
【００５１】
第３フォトレジスト層17のパターンニング後、パターンニングされた第３フォトレジスト層17をエッチングマスクとしてエミッタ半導体層16のエッチングを行なうことにより、真性ベース領域12aと重合したエミッタ領域18を形成している。
【００５２】
エミッタ領域18の形成後、第３フォトレジスト層17をエッチングマスクとして、第２絶縁層13のエッチングを行なうことにより、図６に示すように、エミッタ領域18との重合部分以外のベース半導体層11を露出させている。
【００５３】
このとき、エミッタ領域18の外側縁18bと真性ベース領域12aとの間には第２絶縁層13を介在させるべく構成している。第２絶縁層13のエッチングによる除去後、第３フォトレジスト層17も除去する。
【００５４】
ベース半導体層11の露出を行なった後、半導体基板１上面にはスパッタリングでコバルトを積層し、次いで窒化チタンを積層した後、窒素雰囲気中でアニールを行なうことによりベース半導体層11及びエミッタ領域18のシリコンとコバルトとを反応させてシリサイド化を生起し、その後、ウエットエッチングによって窒化チタン及び未反応なコバルトを除去し、再度、窒素雰囲気中でアニールを行なうことにより、図７に示すように、ベース半導体層11及びエミッタ領域18を低抵抗の金属シリサイド層19で被覆している。
【００５５】
なお、ベース半導体層11及びエミッタ領域18だけでなく、コレクタ電極取出領域７上面にも金属シリサイド層19を積層すべく構成してもよい。
【００５６】
金属シリサイド層19の形成後、図８に示すように、同金属シリサイド層19の上面にはシリコン窒化膜からなる固定化用絶縁層20を積層している。同固定化用絶縁層2 0を積層することによって、金属シリサイド層19におけるコバルトの凝縮を防止でき、細線効果の生起を防止できる。
【００５７】
固定化用絶縁層２０の形成後、固定化用絶縁層２０上面には第４フォトレジスト層２１を積層し、同第４フォトレジスト層２１に所要形状のパターンニングを行なっている。
【００５８】
第４フォトレジスト層２１のパターンニング後、パターンニングされた第４フォトレジスト層２１をエッチングマスクとして固定化用絶縁層２０及び金属シリサイド層１９のエッチングを行ない、さらに、第４フォトレジスト層２１をエッチングマスクとして、第１絶縁層８が露出するまでベース半導体層１１のエッチングを行なうことにより、図９に示すように、ベース電極取出領域１２ｂの外側縁にエッチング端面２２を形成している。
【００５９】
なお、エッチングによって所定形状となったベース電極取出領域12bと真性ベース領域12aとを合わせてベース領域12と呼ぶ。
【００６０】
第４フォトレジスト層21をエッチングマスクとして金属シリサイド層19とベース半導体層11とをエッチングすることにより、ベース領域12の外周縁にストリンガーが生起されることを防止できるので、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００６１】
ベース領域12の形成後、図１０に示すように、半導体基板１上面にはＢＰＳＧ等の平坦化絶縁層23を積層している。
【００６２】
平坦化絶縁層23には、ベース電極取出領域12b上、コレクタ電極取出領域７上、エミッタ領域18上にコンタクト孔24を穿設し、同コンタクト孔24にタングステンからなる導電プラグを充填して、ベース電極25B、コレクタ電極25C、エミッタ電極25Eをそれぞれ形成している。
【００６３】
ベース電極25B、コレクタ電極25C、エミッタ電極25Eには、それぞれ平坦化絶縁層23上面に形成した通電配線26を介して通電可能としている。
【００６８】
【発明の効果】
請求項１記載の本発明によれば、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることにより、その外側縁と前記ベース半導体層との間に第２絶縁層を残存させた前記エミッタ領域を形成すると共に、ベース半導体層を露出させ、同エミッタ領域を形成し、ベース半導体層を露出させた半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることにより、その外側縁にエッチング端面を形成したベース領域を形成することによって、請求項１記載の発明と同様に、第１絶縁層の膜厚と第２絶縁層の膜厚とをそれ個別に設定することができ、第１絶縁層の膜厚と第２絶縁層の膜厚をバイポーラトランジスタが最も性能を引き出すことができる膜厚に設定することにより、バイポーラトランジスタの性能を向上させることができ、半導体装置の性能を向上させることができる。
【００６９】
しかも、ベース半導体層の上面に積層した金属シリサイド層と、ベース半導体層とをエッチングしベース領域を形成することにより、ベース領域の外側縁におけるストリンガーの生起を防止でき、同ストリンガーによる半導体装置の製造歩留りの低下あるいは信頼性の低下等を解消することができる。
【００７０】
請求項２記載の本発明によれば、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することによって、金属シリサイド層の形成後に同金属シリサイド層における金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図２】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図３】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図４】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図５】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図６】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図７】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図８】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図９】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１０】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１１】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１２】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１３】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１４】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１５】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【符号の説明】
１ 半導体基板
1a 半導体サブストレート
1b エピタキシャル層
２ コレクタ埋込領域
３ 分離絶縁層
４ 素子分離領域
５ コレクタ領域
６ プラグイン領域
７ コレクタ電極取出領域
８ 第１絶縁層
8a 第１開口
10 コレクタ高濃度領域
12 ベース領域
12a 真性ベース領域
12b ベース電極取出領域
13 第２絶縁層
13a 第２開口
15 コレクタ動作領域
18 エミッタ領域
19 金属シリサイド層
20 固定化用絶縁層
22 エッチング端面
23 平坦化絶縁層
24 コンタクト孔
25B ベース電極
25C コレクタ電極
25E エミッタ電極
26 通電配線
Claims (2)
- 半導体基板上にコレクタ領域を形成し、
同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、
同第１絶縁層の上面にベース半導体層を積層し、
同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、
同第２絶縁層の上面にエミッタ半導体層を積層し、
エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることにより、その外側縁と前記ベース半導体層との間に第２絶縁層を残存させた前記エミッタ領域を形成すると共に、ベース半導体層を露出させ、
同エミッタ領域を形成し、ベース半導体層を露出させた半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、
金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることにより、その外側縁にエッチング端面を形成したベース領域を形成したバイポーラトランジスタ構造を形成してなることを特徴とする半導体装置の製造方法。 - 金属シリサイド層の上面には、固定化用絶縁層を積層することを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004014656A JP2004014656A (ja) | 2004-01-15 |
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| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075126B2 (en) | 2004-02-27 | 2006-07-11 | International Business Machines Corporation | Transistor structure with minimized parasitics and method of fabricating the same |
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| JP2004014656A (ja) | 2004-01-15 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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