JP2002050694A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】工程を複雑化させずにコレクタ層を薄くし、か
つベース取り出し抵抗を低減して周波数特性を向上させ
た半導体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２内部にコレクタ領域３を
形成する工程と、半導体基板を熱酸化して素子分離酸化
膜４を形成する工程と、第１の絶縁膜７を形成する工程
と、エミッタ形成領域の第１の絶縁膜および素子分離酸
化膜を除去して半導体基板表面にリセス２ａを形成する
工程と、少なくともリセス部分に導電体層からなるベー
ス領域１４を形成する工程と、開口部を有する第２の絶
縁膜１５をベース領域上に形成する工程と、第２の絶縁
膜の開口部にエミッタ電極８を形成する工程と、エミッ
タ電極からベース領域に不純物を拡散させてエミッタ領
域９を形成する工程とを有する半導体装置の製造方法、
およびそれにより形成される半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを有する半導体装置およびその製造方法に関し、
特に、コレクタ層の厚さを低減し、かつ、ベース取り出
し抵抗を低減することにより周波数特性が向上した半導
体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化および高集積
化に伴い、電界効果トランジスタ（ＭＯＳトランジス
タ）においては例えばゲート長が縮小されている。同様
にバイポーラトランジスタにおいてもサイズの縮小が進
行しており、一方で、周波数特性についても積極的に改
善が図られている。

【０００３】バイポーラトランジスタの周波数特性を向
上させる方法のひとつとして、イオン注入により形成さ
れる従来のベース領域にかえて、エピタキシャル成長あ
るいは化学気相成長（ＣＶＤ）により形成された層をベ
ース領域として利用する方法がある。エピタキシャル成
長によりベース領域を形成すると、イオン注入の場合に
比較して、より浅い接合を形成することが可能となる。
これにより、従来は困難であった数１０ＧＨｚの素子を
得ることも可能となっている。

【０００４】図１１に従来のバイポーラトランジスタを
有する半導体装置の断面図を示す。図１１には例として
ｎｐｎバイポーラトランジスタを示し、左側はイオン注
入により基板表層にベース領域が形成される通常のトラ
ンジスタ（以下、Ｓｔｄ ｎｐｎとする。）、右側はエ
ピタキシャル層からなるベース領域を基板上に有するト
ランジスタ（以下、エピベースｎｐｎとする。）をそれ
ぞれ示す。

【０００５】図１１に示すように、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ｎｐｎバイポー
ラトランジスタ部分のｐ型半導体基板１表層にはｎ型コ
レクタ埋め込み層３が形成されている。ｎ型エピタキシ
ャル層２の表面にはＬＯＣＯＳ技術により素子分離酸化
膜４が形成されている。素子分離酸化膜４の下部にはｐ
型不純物を含有する素子分離領域５が形成されている。

【０００６】Ｓｔｄ ｎｐｎ部分にはｎ型エピタキシャ
ル層２の表層にｐ型ベース領域６が形成されている。ｐ
型ベース領域６上に第１の絶縁膜として例えばシリコン
酸化膜７が形成されている。シリコン酸化膜７に設けら
れた開口部およびシリコン酸化膜７上に、エミッタ取り
出し部分となるエミッタ多結晶シリコン層８が形成され
ている。エミッタ多結晶シリコン層８からの不純物拡散
により、ｐ型ベース領域６の表層にｎ型エミッタ領域９
が形成されている。

【０００７】ｎ型コレクタ埋め込み層３上のｎ型エピタ
キシャル層２の一部に、ｐ型ベース領域６と隔ててコレ
クタ接続領域１０が形成されている。上記のＳｔｄ ｎ
ｐｎが形成された基板表面は、エピベースｎｐｎ部分と
共通に層間絶縁膜１２によって被覆されている。層間絶
縁膜１２に設けられたコンタクトホールには、各トラン
ジスタを配線（不図示）等と接続するための電極１３が
形成されている。

【０００８】一方、エピベースｎｐｎ部分には、ｎ型エ
ピタキシャル層２上に第１の絶縁膜であるシリコン酸化
膜７が形成され、シリコン酸化膜７に開口部が形成され
ている。シリコン酸化膜７の開口部内およびその周囲の
シリコン酸化膜７上にｐ型ベース層１４が形成されてい
る。シリコン酸化膜７の開口部の上部にはｐ型ベース層
１４を介して、第２の絶縁膜であるシリコン酸化膜１５
が形成されている。

【０００９】シリコン酸化膜７の開口部上部のシリコン
酸化膜１５には開口部が設けられている。シリコン酸化
膜１５の開口部内およびシリコン酸化膜１５上に、エミ
ッタ取り出し部分となるエミッタ多結晶シリコン層８が
形成されている。エミッタ多結晶シリコン層８からの不
純物拡散により、ｐ型ベース層１４の表層にｎ型エミッ
タ領域９が形成されている。また、Ｓｔｄ ｎｐｎと同
様にｎ型コレクタ埋め込み層３上のｎ型エピタキシャル
層２の一部に、ｐ型ベース層１４と隔ててコレクタ接続
領域１０が形成されている。

【００１０】以下に、上記の従来の半導体装置の製造方
法について説明する。まず、図１２（ａ）に示すよう
に、ｐ型半導体基板１の表層にｎ型コレクタ埋め込み層
３を形成する。ｎ型コレクタ埋め込み層３を形成するに
は、図示しないが、まず、ｐ型半導体基板１の表面に厚
さ１００〜５００ｎｍ程度の熱酸化膜を形成する。Ｓｔ
ｄ ｎｐｎ部分およびエピベースｎｐｎ部分のそれぞれ
において、ｎ型コレクタ埋め込み層３形成領域の熱酸化
膜を除去して開口部を形成する。熱酸化膜の開口部を介
してｐ型半導体基板１に、例えばＳｂ₂ Ｏ₃ を固相拡散
させる。その後、ｐ型半導体基板１表面の熱酸化膜を除
去する。あるいは、ｎ型不純物のイオン注入によりｎ型
コレクタ埋め込み層３を形成することもできる。

【００１１】次に、図１２（ｂ）に示すように、ｐ型半
導体基板１上に例えば厚さ０．５〜２．０μｍ程度のｎ
型エピタキシャル層２を形成する。続いて、図１３
（ａ）に示すように、ＬＯＣＯＳ技術により例えば厚さ
１００〜１０００ｎｍ程度の素子分離酸化膜４を形成す
る。次に、コレクタ接続領域１０上に開口を有するフォ
トレジスト（不図示）をマスクとして、例えばリン等の
ｎ型不純物をイオン注入する。

【００１２】フォトレジストを除去後、素子分離領域５
上に開口を有するフォトレジスト（不図示）をパターニ
ングし、フォトレジストをマスクとして、例えばホウ素
等のｐ型不純物をイオン注入する。フォトレジストを除
去後、例えば９００〜１１００℃、１０〜６０分程度の
熱処理を窒素雰囲気で行うことにより、イオン注入され
た不純物を拡散させ、コレクタ接続領域１０および素子
分離領域５を形成する。その後、素子形成領域上のシリ
コン酸化膜（不図示）を除去する。

【００１３】次に、図１３（ｂ）に示すように、第１の
絶縁膜として例えば厚さ１０〜５０ｎｍ程度のシリコン
酸化膜７を形成する。続いて、Ｓｔｄ ｎｐｎのｐ型ベ
ース領域６を形成するためのフォトレジスト（不図示）
を形成し、フォトレジストをマスクとして例えばＢＦ₂
をイオンエネルギー１０〜５０ｋｅＶ、ドーズ量１×１
０¹³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオン注
入する。イオン注入後、８００〜１０００℃、１０〜６
０分程度の熱処理を窒素雰囲気で行って不純物を拡散さ
せ、Ｓｔｄ ｎｐｎのｐ型ベース領域６を形成する。そ
の後、フォトレジストを除去する。次に、エピベースｎ
ｐｎのエミッタ領域近傍に開口を有するフォトレジスト
（不図示）を形成し、フォトレジストをマスクとしてシ
リコン酸化膜７にエッチングを行い、開口部７Ｅを形成
する。

【００１４】次に、図１４（ａ）に示すように、エピベ
ースｎｐｎのｐ型ベース層１４を形成する。ｐ型ベース
層１４を形成するには、まず、例えばホウ素等のｐ型不
純物を含有する厚さ５０〜２００ｎｍ程度のエピタキシ
ャル層を全面に形成する。このエピタキシャル層は基板
と同じ材料（ホモ接合）であっても、あるいは異なる材
料（ヘテロ接合）であってもいずれでもよい。開口部７
Ｅは基板（ｎ型エピタキシャル層２）が露出しているた
め、開口部７Ｅにはエピタキシャル層が形成されるが、
シリコン酸化膜７上の部分１４’は多結晶または非晶質
となる。その後、シリコン酸化膜７上のベース取り出し
部分のみ残してエピタキシャル層をエッチング除去す
る。

【００１５】次に、図１４（ｂ）に示すように、全面に
第２の絶縁膜としてシリコン酸化膜１５を、例えばＣＶ
Ｄにより厚さ１００〜５００ｎｍ程度形成する。続い
て、Ｓｔｄ ｎｐｎおよびエピベースｎｐｎのエミッタ
領域のシリコン酸化膜１５をエッチングにより同時に除
去し、開口部１５Ｓ、１５Ｅをそれぞれ形成する。これ
により、Ｓｔｄ ｎｐｎ部分の開口部１５Ｓ底部には基
板表面が露出し、エピベースｎｐｎ部分の開口部１５Ｅ
底部にはｐ型ベース層１４表面が露出する。

【００１６】その後、Ｓｔｄ ｎｐｎとエピベースｎｐ
ｎのそれぞれにエミッタ多結晶シリコン層８を形成す
る。エミッタ多結晶シリコン層８を形成するには、ま
ず、開口部１５Ｓ、１５Ｅの内部を含む全面に、導電体
層として例えば厚さ１００〜３００ｎｍ程度の多結晶シ
リコン層をＣＶＤにより形成する。ＣＶＤによる成膜
後、ｎ型不純物として例えばヒ素をイオンエネルギー３
０〜８０ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０¹⁷ａｔ
ｏｍｓ／ｃｍ² の条件でイオン注入する。

【００１７】次に、多結晶シリコン層からの開口部１５
Ｓ、１５Ｅを介した不純物拡散により、Ｓｔｄ ｎｐｎ
およびエピベースｎｐｎにそれぞれｎ型エミッタ領域９
を形成する。ｎ型エミッタ領域９を形成するには、ま
ず、多結晶シリコン層の上層に例えば厚さ１００〜５０
０ｎｍ程度の絶縁膜（不図示）を形成してから、例えば
８００〜１０００℃、１０〜６０分の熱処理を窒素雰囲
気で行う。あるいは、より短時間のＲＴＡ（ｒａｐｉｄ
ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）により不純物
を拡散させることもできる。

【００１８】その後、多結晶シリコン層上の絶縁膜を除
去してから、エミッタ多結晶シリコン層８のパターンを
有するフォトレジスト（不図示）を形成する。フォトレ
ジストをマスクとして多結晶シリコン層にエッチングを
行い、エミッタ多結晶シリコン層８を形成する。

【００１９】次に、図１４（ｃ）に示すように、Ｓｔｄ
ｎｐｎのｐ型ベース領域６の一部であるベース取り出
し部分およびコレクタ接続領域１０上部に積層されたシ
リコン酸化膜７およびシリコン酸化膜１５をエッチング
により除去し、基板表面を露出させる。また、エピベー
スｎｐｎのｐ型ベース層１４上部のシリコン酸化膜１５
と、コレクタ接続領域１０上部に積層されたシリコン酸
化膜７およびシリコン酸化膜１５をエッチングにより除
去し、ｐ型ベース層１４あるいは基板表面を露出させ
る。

【００２０】その後、図１１に示すように、例えばプラ
ズマＣＶＤによりシリコン酸化膜からなる層間絶縁膜１
２を形成する。さらに、層間絶縁膜１２にエッチングを
行ってコンタクトホールを形成し、コンタクトホール内
に電極１３を形成する。以上の工程により、図１１に示
すように、複数種類のバイポーラトランジスタを同一基
板上に有する従来の構造の半導体装置が得られる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置によれば、図１１に示すようにエピベ
ースｎｐｎのベース領域直下のｎ型コレクタ層の厚さ、
すなわち、ｐ型ベース層１４の下面からｎ型コレクタ埋
め込み層３の上面までの距離は、Ｓｔｄ ｎｐｎの対応
するｎ型コレクタ層の厚さに比較して見かけ上厚くな
る。したがって、エピベースｎｐｎにおいてエミッタ／
コレクタ耐圧は必要以上に得られるが、高い周波数特性
が得られないという問題があった。また、上記の従来の
半導体装置の製造方法によれば、ベース取り出し抵抗が
高く、このことも周波数特性の向上を妨げる要因となっ
ていた。

【００２２】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、工程を複雑化せずにコ
レクタ層の厚さを低減し、かつ、ベース取り出し抵抗を
低減することにより、周波数特性の向上が可能である半
導体装置およびその製造方法を提供することを目的とす
る。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板の内部に形成さ
れたコレクタ領域と、前記半導体基板上に形成された第
１の絶縁膜と、前記コレクタ領域上部の前記第１の絶縁
膜の一部に形成された第１の開口部と、前記第１の開口
部底部の前記半導体基板表面に形成されたリセスと、前
記リセス内、前記第１の開口部内および少なくとも一部
の前記第１の絶縁膜上に形成された、導電体層からなる
ベース領域と、前記ベース領域上の一部に形成された第
２の絶縁膜と、前記第１の開口部上の前記第２の絶縁膜
の一部に形成された第２の開口部と、前記第２の開口部
底部の前記ベース領域に形成されたエミッタ領域と、前
記第２の開口部内および前記第１の絶縁膜上に形成され
たエミッタ電極とを有することを特徴とする。

【００２４】本発明の半導体装置は、好適には、前記ベ
ース領域表面に、前記エミッタ電極に対して自己整合的
に形成された金属化合物層を有することを特徴とする。
本発明の半導体装置は、さらに好適には、前記半導体基
板はシリコン基板であり、前記金属化合物層は金属シリ
サイド層であることを特徴とする。

【００２５】本発明の半導体装置は、好適には、前記ベ
ース領域を除く前記コレクタ領域上部の前記半導体基板
に形成されたコレクタ接続領域と、前記コレクタ接続領
域表面に形成された前記金属化合物層とを有することを
特徴とする。また、本発明の半導体装置は、好適には、
前記エミッタ電極表面に形成された前記金属化合物層を
有することを特徴とする。

【００２６】本発明の半導体装置は、好適には、前記半
導体基板に形成された第２の能動素子をさらに有し、前
記第２の能動素子は、前記半導体基板の内部に前記コレ
クタ領域と隔てて形成された第２のコレクタ領域と、前
記第２のコレクタ領域上部の前記半導体基板表層に形成
された第２のベース領域と、前記第２のベース領域の表
層に形成された第２のエミッタ領域とを有することを特
徴とする。

【００２７】これにより、基板上に導電体層からなるベ
ース領域を形成する従来の場合に比較して、コレクタ埋
め込み層とベース領域との距離を短縮することができ
る。したがって、バイポーラトランジスタの周波数特性
を向上させることができる。また、本発明の半導体装置
はベース取り出し部分に金属シリサイド等の金属化合物
層を有するため、ベース取り出し抵抗が低減される。こ
れによってもバイポーラトランジスタの周波数特性が向
上される。

【００２８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板の内部にコレ
クタ領域を形成する工程と、前記半導体基板上に第１の
絶縁膜を形成する工程と、前記コレクタ領域上部の前記
第１の絶縁膜の一部に第１の開口部を形成する工程と、
前記第１の開口部底部の前記半導体基板表面にリセスを
形成する工程と、前記リセス部分、前記第１の開口部内
および少なくとも一部の前記第１の絶縁膜上に、導電体
層からなるベース領域を形成する工程と、前記第１の開
口部上部に第２の開口部を有する第２の絶縁膜を、少な
くとも前記第１の開口部上部の前記ベース領域上に形成
し、前記第２の開口部内および前記第２の絶縁膜上にエ
ミッタ電極を形成する工程と、前記エミッタ電極から前
記第２の開口部を介して前記ベース領域に不純物を拡散
させ、前記第２の開口部底部にエミッタ領域を形成する
工程とを有することを特徴とする。

【００２９】本発明の半導体装置の製造方法は、好適に
は、前記第１の絶縁膜を形成する工程の前に、前記半導
体基板の表面を熱酸化して複数の素子分離酸化膜を形成
する工程を有し、前記リセスを形成する工程は、前記第
１の開口部底部の前記素子分離酸化膜を除去する工程を
含むことを特徴とする。

【００３０】本発明の半導体装置の製造方法は、好適に
は、前記エミッタ電極を形成する工程の後に、前記ベー
ス領域表面に、前記エミッタ電極に対して自己整合的
に、前記ベース領域よりも低抵抗である金属化合物層を
形成する工程を有することを特徴とする。

【００３１】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域を除く前記コレクタ領域上部の前記
半導体基板にコレクタ接続領域を形成する工程をさらに
有し、前記ベース領域表面に前記金属化合物層を形成す
る工程において、前記コレクタ接続領域表面にも前記金
属化合物層を形成することを特徴とする。

【００３２】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域表面に前記金属化合物層を形成する
工程において、前記エミッタ電極表面にも前記金属化合
物層を形成することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記半導体基板としてシリコ
ン基板を用い、前記金属化合物層を形成する工程は、少
なくとも前記ベース領域の一部を被覆する金属層を形成
する工程と、熱処理により前記シリコン基板と前記金属
層とを反応させ、金属シリサイド層を形成する工程と、
未反応の金属層を除去する工程とを有することを特徴と
する。

【００３３】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。

【００３４】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域を形成する工程は、前記リセス部分
および前記第１の開口部の前記半導体基板上、および前
記第１の絶縁膜上にエピタキシャル成長により前記導電
体層を形成する工程と、前記導電体層にエッチングを行
い、前記ベース領域を形成する工程とを有することを特
徴とする。

【００３５】あるいは、本発明の半導体装置の製造方法
は、好適には、前記ベース領域を形成する工程は、前記
リセス部分および前記第１の開口部の前記半導体基板
上、および前記第１の絶縁膜上に化学気相成長により前
記導電体層を形成する工程と、前記導電体層にエッチン
グを行い、前記ベース領域を形成する工程とを有するこ
とを特徴とする。

【００３６】本発明の半導体装置の製造方法は、好適に
は、前記第２の絶縁膜および前記エミッタ電極を形成す
る工程は、前記リセス部分、第１の開口部内および前記
第１の絶縁膜上に絶縁膜を形成する工程と、前記絶縁膜
に前記第２の開口部を形成する工程と、前記第２の開口
部内および前記絶縁膜上にエミッタ用導電体層を形成す
る工程と、前記エミッタ用導電体層にエッチングを行
い、前記エミッタ電極を形成する工程と、前記エミッタ
電極をマスクとして前記絶縁膜にエッチングを行い、前
記第２の絶縁膜を形成する工程とを有することを特徴と
する。

【００３７】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域と隔てて
形成された第２のコレクタ領域と、前記第２のコレクタ
領域上部の前記半導体基板表層に形成された第２のベー
ス領域と、前記第２のベース領域の表層に形成された第
２のエミッタ領域とを有する第２の能動素子を前記半導
体基板に形成する工程をさらに有し、前記第２のコレク
タ領域を形成する工程は、前記コレクタ領域を形成する
工程と共通の工程であり、前記第２のベース領域を形成
する工程は、前記半導体基板に不純物をイオン注入する
工程を含み、前記第２のエミッタ領域を形成する工程
は、前記エミッタ領域を形成する工程と共通の工程であ
ることを特徴とする。

【００３８】これにより、コレクタ層の厚さが低減され
たバイポーラトランジスタを形成することが可能とな
る。また、本発明の半導体装置の製造方法によれば、同
一基板上に複数種類のバイポーラトランジスタを形成す
る場合にも、製造工程の複雑化および増加を避けること
ができる。また、ベース取り出し部分等に金属化合物層
を形成し、低抵抗化させることにより、さらに周波数特
性が改善されたバイポーラトランジスタを形成すること
も可能である。

【００３９】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置の断面図
である。図１には例としてｎｐｎバイポーラトランジス
タを示し、左側はイオン注入により基板表層にベース領
域が形成される通常のトランジスタ（Ｓｔｄ ｎｐ
ｎ）、右側はエピタキシャル層からなるベース領域を基
板上に有するトランジスタ（エピベースｎｐｎ）をそれ
ぞれ示す。

【００４０】図１に示すように、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラ
トランジスタ部分のｐ型半導体基板１表層にはｎ型コレ
クタ埋め込み層３が形成されている。ｎ型エピタキシャ
ル層２の表面にはＬＯＣＯＳ技術により素子分離酸化膜
４が形成されている。素子分離酸化膜４の下部にはｐ型
不純物を含有する素子分離領域５が形成されている。

【００４１】Ｓｔｄ ｎｐｎ部分にはｎ型エピタキシャ
ル層２の表層にｐ型ベース領域６が形成されている。ｐ
型ベース領域６上に第１の絶縁膜として例えばシリコン
酸化膜７が形成されている。シリコン酸化膜７に設けら
れた開口部およびシリコン酸化膜７上に、エミッタ取り
出し部分となるエミッタ多結晶シリコン層８が形成され
ている。エミッタ多結晶シリコン層８からの不純物拡散
により、ｐ型ベース領域６の表層にｎ型エミッタ領域９
が形成されている。

【００４２】ｎ型コレクタ埋め込み層３上のｎ型エピタ
キシャル層２の一部に、ｐ型ベース領域６と隔ててコレ
クタ接続領域１０が形成されている。上記のＳｔｄ ｎ
ｐｎが形成された基板表面は、エピベースｎｐｎ部分と
共通に層間絶縁膜１２によって被覆されている。層間絶
縁膜１２に設けられたコンタクトホールには、各トラン
ジスタを配線（不図示）等と接続するための電極１３が
形成されている。

【００４３】一方、エピベースｎｐｎ部分のｎ型エピタ
キシャル層２にはリセス２ａが形成されており、ｎ型エ
ピタキシャル層２に形成されたリセスの底部がｐ型ベー
ス層１４の下面となる。したがって、図１１に示す従来
構造のエピベースｎｐｎと比較してコレクタ層の厚さが
低減され、周波数特性が向上されている。

【００４４】エピベースｎｐｎ部分のｎ型エピタキシャ
ル層２上には第１の絶縁膜であるシリコン酸化膜７が形
成され、シリコン酸化膜７に開口部が形成されている。
シリコン酸化膜７の開口部内およびその周囲のシリコン
酸化膜７上にｐ型ベース層１４が形成されている。シリ
コン酸化膜７の開口部の上部にはｐ型ベース層１４を介
して、第２の絶縁膜であるシリコン酸化膜１５が形成さ
れている。

【００４５】シリコン酸化膜７の開口部上部のシリコン
酸化膜１５には開口部が設けられている。シリコン酸化
膜１５の開口部内およびシリコン酸化膜１５上に、エミ
ッタ取り出し部分となるエミッタ多結晶シリコン層８が
形成されている。エミッタ多結晶シリコン層８からの不
純物拡散により、ｐ型ベース層１４の表層にｎ型エミッ
タ領域９が形成されている。また、Ｓｔｄ ｎｐｎと同
様にｎ型コレクタ埋め込み層３上のｎ型エピタキシャル
層２の一部に、ｐ型ベース層１４と隔ててコレクタ接続
領域１０が形成されている。

【００４６】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、ｐ型半導体基板１の表層にｎ型コレクタ埋め込み層
３を形成する。図示しないがｎ型コレクタ埋め込み層３
を形成するには、まず、例えば抵抗率１０Ω・ｃｍ程度
のｐ型半導体基板１の表面に厚さ１００〜５００ｎｍ程
度の熱酸化膜を形成する。熱酸化膜の上層に、Ｓｔｄ
ｎｐｎおよびエピベースｎｐｎそれぞれのｎ型コレクタ
埋め込み層３形成領域に開口を有するフォトレジストを
形成する。

【００４７】フォトレジストをマスクとして熱酸化膜に
エッチングを行い、熱酸化膜に開口部を形成する。開口
部を介してｐ型半導体基板１に、例えばＳｂ₂ Ｏ₃ を固
相拡散させる。Ｓｂ₂ Ｏ₃ の固相拡散は例えば１２００
℃、６０分程度の熱処理により行う。その後、ｐ型半導
体基板１表面の熱酸化膜を、例えばフッ酸系の薬液を用
いたウェットエッチングにより除去する。あるいは、上
記のようにＳｂ₂ Ｏ₃ を固相拡散させるかわりにｎ型不
純物のイオン注入を行い、ｎ型コレクタ埋め込み層３を
形成することもできる。

【００４８】次に、図２（ｂ）に示すように、ｐ型半導
体基板１上に例えば抵抗率１Ω・ｃｍ程度、厚さ０．５
〜２．０μｍ程度のｎ型エピタキシャル層２を形成す
る。続いて、図２（ｃ）に示すように、ＬＯＣＯＳ技術
により例えば厚さ１００〜１０００ｎｍ程度の素子分離
酸化膜４を形成する。素子分離酸化膜４を形成するに
は、まず、ｎ型エピタキシャル層２の表面に熱酸化によ
り例えば厚さ３０ｎｍ程度の酸化膜（不図示）を形成し
てから、その上層に例えば減圧ＣＶＤにより厚さ１００
ｎｍ程度のシリコン窒化膜を形成する。

【００４９】ｎ型エピタキシャル層２上の酸化膜はシリ
コンとシリコン窒化膜との界面の欠陥を防止する目的で
設けられる。シリコン窒化膜にエッチングを行い、図２
（ｃ）に示すようにエピベースｎｐｎのエミッタ近傍を
除く素子形成領域上にシリコン窒化膜１６を残す。シリ
コン窒化膜１６を耐酸化マスクとして、ｎ型エピタキシ
ャル層２を例えば１０００℃程度、水蒸気雰囲気で酸化
する。これにより、素子形成領域間に素子分離酸化膜４
が形成され、エピベースｎｐｎのエミッタ近傍に素子分
離酸化膜４Ｅが形成される。その後、例えば１５０℃程
度に加熱したリン酸溶液を用いてシリコン窒化膜１６を
除去する。

【００５０】次に、図３（ａ）に示すように、コレクタ
接続領域１０を形成するためのフォトレジスト１７をパ
ターニングする。フォトレジスト１７をマスクとして例
えばリン等のｎ型不純物をイオンエネルギー５０〜１０
０ｋｅＶ、ドーズ量１×１０ ¹⁵〜１×１０¹⁶ａｔｏｍｓ
／ｃｍ² の条件でイオン注入する。その後、フォトレジ
スト１７を除去する。

【００５１】次に、図３（ｂ）に示すように、素子分離
領域５を形成するためのフォトレジスト１８をパターニ
ングする。フォトレジスト１８をマスクとして例えばホ
ウ素等のｐ型不純物をイオンエネルギー２００〜４００
ｋｅＶ、ドーズ量１×１０¹³〜１×１０¹⁶ａｔｏｍｓ／
ｃｍ² の条件でイオン注入する。その後、フォトレジス
ト１８を除去する。

【００５２】次に、図４（ａ）に示すように、例えば９
００〜１１００℃、１０〜６０分程度の熱処理を窒素雰
囲気で行うことにより、図３（ａ）および（ｂ）に示す
工程でイオン注入された不純物を拡散させ、コレクタ接
続領域１０および素子分離領域５を形成する。その後、
素子形成領域上のシリコン酸化膜（不図示）をすべて除
去する。

【００５３】次に、図４（ｂ）に示すように、第１の絶
縁膜として例えば厚さ１０〜５０ｎｍ程度のシリコン酸
化膜７を形成する。続いて、Ｓｔｄ ｎｐｎのｐ型ベー
ス領域６を形成するためのフォトレジスト１９を形成す
る。フォトレジスト１９をマスクとして例えばＢＦ₂ を
イオンエネルギー１０〜５０ｋｅＶ、ドーズ量１×１０
¹³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオン注入
する。イオン注入後、フォトレジスト１９を除去する。
その後、８００〜１０００℃、１０〜６０分程度の熱処
理を窒素雰囲気で行って不純物を拡散させ、Ｓｔｄ ｎ
ｐｎのｐ型ベース領域６を形成する。

【００５４】次に、図５（ａ）に示すように、エピベー
スｎｐｎのエミッタ形成領域のシリコン酸化膜７に開口
部７Ｅを形成する。開口部７Ｅを形成するには、エピベ
ースｎｐｎのエミッタ形成領域に開口を有するフォトレ
ジスト（不図示）をシリコン酸化膜７上に形成してか
ら、フォトレジストをマスクとしてシリコン酸化膜７に
例えばドライエッチングを行う。その後、フォトレジス
トを除去する。この工程において、エピベースｎｐｎの
エミッタ形成領域の素子分離酸化膜４Ｅも除去される。
素子分離酸化膜４、４Ｅは、その厚さの４５％程度がｎ
型エピタキシャル層２に埋め込まれた形状であるため、
素子分離酸化膜４Ｅが除去された開口部７Ｅ底部のｎ型
エピタキシャル層２表面にはリセス２ａが形成される。

【００５５】次に、図５（ｂ）に示すように、エピベー
スｎｐｎのｐ型ベース層１４を形成する。ｐ型ベース層
１４を形成するには、まず、例えばホウ素等のｐ型不純
物を含有する厚さ５０〜２００ｎｍ程度のエピタキシャ
ル層を全面に形成する。このエピタキシャル層は基板と
同じ材料（ホモ接合）であっても、あるいは異なる材料
（ヘテロ接合）であってもいずれでもよい。例えば、ｐ
型ベース層１４としてｐ型シリコンを用いるかわりに、
ホウ素等のｐ型不純物がドープされたＳｉＧｅを用いる
ことにより、バイポーラトラジスタをさらに高性能化す
ることも可能である。

【００５６】開口部７Ｅは基板（ｎ型エピタキシャル層
２）が露出しているため、開口部７Ｅにはエピタキシャ
ル層が形成されるが、シリコン酸化膜７上の部分１４’
は多結晶または非晶質となる。その後、開口部７Ｅ上お
よびベース取り出し部分の上部にフォトレジスト（不図
示）を形成する。フォトレジストをマスクとしてエピタ
キシャル層にエッチングを行い、ｐ型ベース層１４を形
成する。

【００５７】次に、図６（ａ）に示すように、全面に第
２の絶縁膜としてシリコン酸化膜１５を、例えばＣＶＤ
により厚さ１００〜５００ｎｍ程度形成する。続いて、
Ｓｔｄ ｎｐｎのエミッタ形成領域に積層されたシリコ
ン酸化膜７およびシリコン酸化膜１５をエッチングによ
り除去する。これにより、Ｓｔｄ ｎｐｎのｐ型ベース
領域６の表面が露出する。同時に、エピベースｎｐｎの
エミッタ形成領域のシリコン酸化膜１５をエッチングに
より除去する。これにより、エピベースｎｐｎのｐ型ベ
ース層１４が露出する。

【００５８】その後、Ｓｔｄ ｎｐｎとエピベースｎｐ
ｎのそれぞれにエミッタ多結晶シリコン層８を形成す
る。エミッタ多結晶シリコン層８を形成するには、ま
ず、全面に導電体層として例えば厚さ１００〜３００ｎ
ｍ程度の多結晶シリコン層をＣＶＤにより形成する。Ｃ
ＶＤによる成膜後、ｎ型不純物として例えばヒ素をイオ
ンエネルギー３０〜８０ｋｅＶ、ドーズ量１×１０¹⁵〜
１×１０¹⁷ａｔｏｍｓ／ｃｍ² の条件でイオン注入す
る。

【００５９】次に、多結晶シリコン層の上層に例えば厚
さ１００〜５００ｎｍ程度の絶縁膜（不図示）を形成し
てから、例えば８００〜１０００℃、１０〜６０分の熱
処理を窒素雰囲気で行う。これにより、多結晶シリコン
層からＳｔｄ ｎｐｎのｐ型ベース領域６およびエピベ
ースｎｐｎのｐ型ベース層１４にそれぞれ不純物が拡散
され、ｎ型エミッタ領域９が形成される。あるいは、上
記のような条件の熱処理のかわりに、より短時間のＲＴ
Ａ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎ
ｇ）を行って不純物を拡散させ、ｎ型エミッタ領域９を
形成することもできる。

【００６０】その後、多結晶シリコン層上の絶縁膜を除
去してから、エミッタ多結晶シリコン層８のパターンを
有するフォトレジスト２０を形成する。フォトレジスト
２０をマスクとして多結晶シリコン層にエッチングを行
い、エミッタ多結晶シリコン層８を形成する。多結晶シ
リコン層のエッチング後、フォトレジスト２０を除去す
る。

【００６１】ここで、多結晶シリコン層から不純物を拡
散させてｎ型エミッタ領域９を形成した後、多結晶シリ
コン層のパターニングを行ってエミッタ多結晶シリコン
層８を形成しているが、逆に、多結晶シリコン層のパタ
ーニングを行ってエミッタ多結晶シリコン層８を形成し
てから、ｎ型エミッタ領域９を形成してもよい。同一の
基板上に形成される他の素子とのプロセスの整合性を考
慮して、工程を適宜決定する。

【００６２】次に、図６（ｂ）に示すように、Ｓｔｄ
ｎｐｎのエミッタ多結晶シリコン層８をマスクとしてシ
リコン酸化膜７およびシリコン酸化膜１５を除去し、ｐ
型ベース領域６のベース取り出し部分やコレクタ接続領
域１０を含む基板表面を露出させる。同時に、エピベー
スｎｐｎのエミッタ多結晶シリコン層８をマスクとして
シリコン酸化膜１５を除去し、ｐ型ベース層１４のベー
ス取り出し部分やコレクタ接続領域１０を露出させる。

【００６３】次に、図１に示すように、例えばプラズマ
ＣＶＤによりシリコン酸化膜からなる層間絶縁膜１２を
形成する。さらに、層間絶縁膜１２にエッチングを行っ
てコンタクトホールを形成し、コンタクトホール内に電
極１３を形成する。以上の工程により、図１に示す本実
施形態の半導体装置が得られる。

【００６４】上記の本実施形態の半導体装置の製造方法
によれば、イオン注入によりベース領域６が形成される
バイポーラトランジスタ（Ｓｔｄ ｎｐｎ）と、エピタ
キシャル層からなるベース層１４を有するバイポーラト
ランジスタ（エピベースｎｐｎ）とを共通のプロセスで
同一基板上に形成する場合に、製造工程を複雑化あるい
は増加させずにエピベースｎｐｎのコレクタ層の厚さを
低減することができる。これにより、エピベースｎｐｎ
の周波数特性を向上させ、半導体装置を高性能化するこ
とができる。

【００６５】（実施形態２）図７は本実施形態の半導体
装置の断面図である。図７の半導体装置は図１に示す実
施形態１の半導体装置と同様に、イオン注入によりベー
ス領域が形成されたＳｔｄ ｎｐｎと、エピタキシャル
層からなるベース領域を有するエピベースｎｐｎとを同
一基板上に有する。

【００６６】本実施形態の半導体装置は実施形態１の半
導体装置と同様に、エピベースｎｐｎ部分のｎ型エピタ
キシャル層２にリセス２ａが形成され、コレクタ層の厚
さが低減された構造を有する。したがって、図１１に示
す従来構造のエピベースｎｐｎと比較して周波数特性が
向上されている。

【００６７】さらに、Ｓｔｄ ｎｐｎのｐ型ベース領域
６の表面およびエピベースｎｐｎのｐ型ベース層１４の
表面に、ベース取り出し抵抗を低減する目的でそれぞれ
金属化合物層１１が形成されている。金属化合物層１１
としては、例えばチタン等の高融点金属のシリサイドが
用いられる。本実施形態の半導体装置において、ベース
取り出し部分の金属化合物層１１はエミッタ多結晶シリ
コン層８に対して自己整合的に形成される。したがっ
て、エミッタ多結晶シリコン８とベース取り出し部分と
を高精度に近接させることが可能であり、半導体装置を
微細化および高集積化することができる。同様に、Ｓｔ
ｄ ｎｐｎおよびエピベースｎｐｎそれぞれにおいて、
エミッタ多結晶シリコン層８およびコレクタ接続領域１
０の表面にも低抵抗化の目的で金属化合物層１１が形成
されている。

【００６８】Ｓｔｄ ｎｐｎにおいて、金属化合物層１
１を形成しない領域の基板（ｎ型エピタキシャル層２）
表面には、シリサイド化を防止するための素子分離酸化
膜４Ｓが形成される。上記の金属化合物層１１および素
子分離酸化膜４Ｓが形成されていることを除けば、図７
の半導体装置は実施形態１の半導体装置（図１参照）と
共通の構造を有する。

【００６９】図７に示すように、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎｐｎバイポーラ
トランジスタ部分のｐ型半導体基板１表層にはｎ型コレ
クタ埋め込み層３が形成されている。ｎ型エピタキシャ
ル層２の表面にはＬＯＣＯＳ技術により素子分離酸化膜
４が形成されている。素子分離酸化膜４の下部にはｐ型
不純物を含有する素子分離領域５が形成されている。

【００７０】Ｓｔｄ ｎｐｎ部分にはｎ型エピタキシャ
ル層２の表層にｐ型ベース領域６が形成されている。ｐ
型ベース領域６上に第１の絶縁膜として例えばシリコン
酸化膜７が形成されている。シリコン酸化膜７に設けら
れた開口部およびシリコン酸化膜７上に、エミッタ取り
出し部分となるエミッタ多結晶シリコン層８が形成され
ている。エミッタ多結晶シリコン層８からの不純物拡散
により、ｐ型ベース領域６の表層にｎ型エミッタ領域９
が形成されている。

【００７１】ｎ型コレクタ埋め込み層３上のｎ型エピタ
キシャル層２の一部に、ｐ型ベース領域６と隔ててコレ
クタ接続領域１０が形成されている。上記のＳｔｄ ｎ
ｐｎが形成された基板表面は、エピベースｎｐｎ部分と
共通に層間絶縁膜１２によって被覆されている。層間絶
縁膜１２に設けられたコンタクトホールには、各トラン
ジスタを配線（不図示）等と接続するための電極１３が
形成されている。

【００７２】エピベースｎｐｎ部分のｎ型エピタキシャ
ル層２上には第１の絶縁膜であるシリコン酸化膜７が形
成され、シリコン酸化膜７に開口部が形成されている。
開口部の底部には前述したリセス２ａが形成されてい
る。シリコン酸化膜７の開口部内およびその周囲のシリ
コン酸化膜７上にｐ型ベース層１４が形成されている。
シリコン酸化膜７の開口部の上部にはｐ型ベース層１４
を介して、第２の絶縁膜であるシリコン酸化膜１５が形
成されている。

【００７３】シリコン酸化膜７の開口部上部のシリコン
酸化膜１５には開口部が設けられている。シリコン酸化
膜１５の開口部内およびシリコン酸化膜１５上に、エミ
ッタ取り出し部分となるエミッタ多結晶シリコン層８が
形成されている。エミッタ多結晶シリコン層８からの不
純物拡散により、ｐ型ベース層１４の表層にｎ型エミッ
タ領域９が形成されている。また、ｎ型コレクタ埋め込
み層３上のｎ型エピタキシャル層２の一部に、ｐ型ベー
ス層１４と隔ててコレクタ接続領域１０が形成されてい
る。

【００７４】次に、上記の本実施形態の半導体装置の製
造方法について説明する。実施形態１の半導体装置の製
造方法と共通する工程については、適宜省略する。ま
ず、実施形態１の図２および図３に示す工程と同様にし
て、図８（ａ）に示すように、ｐ型半導体基板１の表層
にｎ型コレクタ埋め込み層３を形成し、ｐ型半導体基板
１上にｎ型エピタキシャル層２を形成する。さらに、ｎ
型エピタキシャル層２の表面に素子分離酸化膜４を形成
する。エピベースｎｐｎのエミッタ近傍には実施形態１
と同様に素子分離酸化膜４Ｅを形成する。

【００７５】また、後述する金属化合物層１１の形成工
程において、Ｓｔｄ ｎｐｎのｐ型ベース領域６とコレ
クタ接続領域１０との間の基板表面がシリサイド化され
るのを防止するため、素子分離酸化膜４の形成時にＳｔ
ｄ ｎｐｎ形成領域の一部に素子分離酸化膜４Ｓを形成
する。素子分離酸化膜４、４Ｅ、４Ｓの形成後、リン等
のｎ型不純物をイオン注入することによりコレクタ接続
領域１０を形成し、ホウ素等のｐ型不純物をイオン注入
することにより素子分離領域５を形成する。

【００７６】次に、図８（ｂ）に示すように、全面に第
１の絶縁膜としてシリコン酸化膜７を形成し、その上層
に、Ｓｔｄ ｎｐｎのｐ型ベース領域６を形成するため
のフォトレジスト１９を形成する。フォトレジスト１９
をマスクとしてＢＦ₂ 等のｐ型不純物をイオン注入して
から、フォトレジスト１９を除去する。その後、熱処理
により不純物を拡散させ、ｐ型ベース領域６を形成す
る。

【００７７】次に、図９（ａ）に示すように、エピベー
スｎｐｎのエミッタ近傍、すなわち素子分離酸化膜４Ｅ
上に開口を有するフォトレジスト（不図示）を形成し、
フォトレジストをマスクとしたエッチングによりシリコ
ン酸化膜７に開口部７Ｅを形成する。このエッチングに
より、素子分離酸化膜４Ｅが除去され、ｎ型エピタキシ
ャル層２の表面にリセス２ａが形成される。

【００７８】次に、図９（ｂ）に示すように、エピベー
スｎｐｎにｐ型ベース層１４を形成する。ｐ型ベース層
１４は実施形態１と同様に、ｐ型不純物を含有するエピ
タキシャル層を全面に形成した後、エピタキシャル層に
エッチングを行うことにより形成することができる。開
口部７Ｅにはエピタキシャル層が形成され、シリコン酸
化膜７上の部分１４’は多結晶または非晶質となる。

【００７９】次に、図９（ｃ）に示すように、全面に第
２の絶縁膜としてシリコン酸化膜１５を形成する。Ｓｔ
ｄ ｎｐｎのエミッタ形成領域上のシリコン酸化膜７お
よびシリコン酸化膜１５を除去し、ｐ型ベース領域６を
露出させる。同時に、エピベースｎｐｎのエミッタ形成
領域上のシリコン酸化膜１５を除去し、ｐ型ベース層１
４を露出させる。その後、実施形態１と同様に、全面に
多結晶シリコン層を形成してから、フォトレジスト２０
をマスクとして多結晶シリコン層にエッチングを行い、
エミッタ多結晶シリコン層８を形成する。その後、フォ
トレジスト２０を除去する。

【００８０】次に、図１０（ａ）に示すように、エミッ
タ多結晶シリコン層８をマスクとしてＳｔｄ ｎｐｎ部
分のシリコン酸化膜７およびシリコン酸化膜１５にエッ
チングを行い、ｐ型ベース領域６の一部であるベース取
り出し部分を露出させる。同時に、エピベースｎｐｎ部
分のシリコン酸化膜１５をエッチングにより除去し、ｐ
型ベース層１４のベース取り出し部分を露出させる。ま
た、この工程において、Ｓｔｄ ｎｐｎおよびエピベー
スｎｐｎそれぞれのコレクタ接続領域１０上のシリコン
酸化膜７およびシリコン酸化膜１５も除去される。

【００８１】次に、図１０（ｂ）に示すように、Ｓｔｄ
ｎｐｎのベース取り出し部分、コレクタ接続領域１０
およびエミッタ多結晶シリコン層８の表面にそれぞれチ
タンシリサイド等の金属化合物層１１を形成する。同時
に、エピベースｎｐｎのベース取り出し部分であるｐ型
ベース層１４の一部、コレクタ接続領域１０およびエミ
ッタ多結晶シリコン層８の表面にもそれぞれ金属化合物
層１１を形成する。Ｓｔｄ ｎｐｎおよびエピベースｎ
ｐｎのそれぞれにおいて、ベース取り出し部分の金属化
合物層１１はエミッタ多結晶シリコン層８に対して自己
整合的に形成される。したがって、ｎｐｎトランジスタ
のサイズを縮小して半導体装置を高集積化することが可
能である。

【００８２】金属化合物層１１を形成するには、まず、
全面に高融点金属層として例えばチタン層をスパッタリ
ングにより形成する。次に、例えば５００〜７００℃、
１０〜６０分の熱処理を行い、Ｓｔｄ ｎｐｎおよびエ
ピベースｎｐｎそれぞれのベース取り出し部分、コレク
タ接続領域１０およびエミッタ多結晶シリコン層８の表
面にチタンシリサイド層を形成する。その後、シリコン
酸化膜表面の未反応のチタン層をウェットエッチングに
より除去する。

【００８３】次に、図７に示すように、実施形態１と同
様に層間絶縁膜１２を形成し、層間絶縁膜１２にコンタ
クトホールを形成する。さらに、コンタクトホール内に
電極１３を形成する。以上の工程により、図７に示す本
実施形態の半導体装置が得られる。

【００８４】上記の本実施形態の半導体装置の製造方法
によれば、実施形態１と同様に、イオン注入によりベー
ス領域６が形成されるバイポーラトランジスタ（Ｓｔｄ
ｎｐｎ）と、エピタキシャル層からなるベース層１４
を有するバイポーラトランジスタ（エピベースｎｐｎ）
とを共通のプロセスで同一基板上に形成する場合に、製
造工程を複雑化あるいは増加させずにエピベースｎｐｎ
のコレクタ層の厚さを低減することができる。さらに、
ｐ型ベース領域６およびｐ型ベース層１４や、コレクタ
接続領域１０の表面等に金属化合物層を形成することに
より、これらの部分を低抵抗化することができる。これ
により、周波数特性がさらに向上された半導体装置を製
造することが可能となる。

【００８５】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、ｐ型
ベース層１４は、エピタキシャル成長のかわりに化学気
相成長（ＣＶＤ）により成膜された層をエッチングして
形成することもできる。その他、本発明の要旨を逸脱し
ない範囲で、種々の変更が可能である。

【００８６】

【発明の効果】本発明の半導体装置によれば、基板上に
ベース層を有するバイポーラトラジスタのコレクタ層の
厚さを低減し、半導体装置の周波数特性を向上させるこ
とができる。また、ベース取り出し部分に金属化合物層
を形成する場合には、ベース取り出し抵抗を低減し、半
導体装置の周波数特性がさらに改善される。

【００８７】本発明の半導体装置の製造方法によれば、
コレクタ層の厚さが低減されたバイポーラトランジスタ
を、製造工程を複雑化あるいは増加させずに形成するこ
とができる。これにより、周波数特性が向上された半導
体装置を製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の断面図
である。

【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図３】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図４】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図５】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図６】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図７】本発明の実施形態２に係る半導体装置の断面図
である。

【図８】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図９】（ａ）〜（ｃ）は本発明の実施形態２に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図１０】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１１】従来の半導体装置の断面図である。

【図１２】（ａ）および（ｂ）は従来の半導体装置の製
造方法の製造工程を示す断面図である。

【図１３】（ａ）および（ｂ）は従来の半導体装置の製
造方法の製造工程を示す断面図である。

【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の製造工程を示す断面図である。

【符号の説明】

１…ｐ型半導体基板、２…ｎ型エピタキシャル層、２ａ
…リセス、３…ｎ型コレクタ埋め込み層、４、４Ｅ、４
Ｓ…素子分離酸化膜、５…素子分離領域、６…ｐ型ベー
ス領域、７…シリコン酸化膜、７Ｅ、７Ｓ…開口部、８
…エミッタ多結晶シリコン層、９…ｎ型エミッタ領域、
１０…コレクタ接続領域、１１…金属化合物層、１２…
層間絶縁膜、１３…電極、１４、１４’…ｐ型ベース
層、１５…シリコン酸化膜、１５Ｅ、１５Ｓ…開口部、
１６…シリコン窒化膜、１７〜２０…フォトレジスト。

フロントページの続き Ｆターム(参考） 5F003 BA11 BA97 BB07 BB08 BB90 BC08 BE07 BE08 BF03 BJ01 BP06 BP11 BP21 BP34 BS06 BS08 5F082 AA06 BA02 BA04 BA26 BA47 BC03 DA10 EA04 EA13 EA25 EA27 EA33

Claims (17)

【特許請求の範囲】
1. 【請求項１】半導体基板の内部に形成されたコレクタ領
   域と、 前記半導体基板上に形成された第１の絶縁膜と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に形成
   された第１の開口部と、 前記第１の開口部底部の前記半導体基板表面に形成され
   たリセスと、 前記リセス内、前記第１の開口部内および少なくとも一
   部の前記第１の絶縁膜上に形成された、導電体層からな
   るベース領域と、 前記ベース領域上の一部に形成された第２の絶縁膜と、 前記第１の開口部上の前記第２の絶縁膜の一部に形成さ
   れた第２の開口部と、 前記第２の開口部底部の前記ベース領域に形成されたエ
   ミッタ領域と、 前記第２の開口部内および前記第１の絶縁膜上に形成さ
   れたエミッタ電極とを有する半導体装置。
2. 【請求項２】前記ベース領域表面に、前記エミッタ電極
   に対して自己整合的に形成された、前記ベース領域より
   も低抵抗である金属化合物層を有する請求項１記載の半
   導体装置。
3. 【請求項３】前記半導体基板はシリコン基板であり、前
   記金属化合物層は金属シリサイド層である請求項２記載
   の半導体装置。
4. 【請求項４】前記ベース領域を除く前記コレクタ領域上
   部の前記半導体基板に形成されたコレクタ接続領域と、 前記コレクタ接続領域表面に形成された前記金属化合物
   層とを有する請求項２記載の半導体装置。
5. 【請求項５】前記エミッタ電極表面に形成された前記金
   属化合物層を有する請求項２記載の半導体装置。
6. 【請求項６】前記半導体基板に形成された第２の能動素
   子をさらに有し、 前記第２の能動素子は、前記半導体基板の内部に前記コ
   レクタ領域と隔てて形成された第２のコレクタ領域と、 前記第２のコレクタ領域上部の前記半導体基板表層に形
   成された第２のベース領域と、 前記第２のベース領域の表層に形成された第２のエミッ
   タ領域とを有する請求項１記載の半導体装置。
7. 【請求項７】半導体基板の内部にコレクタ領域を形成す
   る工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に第１
   の開口部を形成する工程と、 前記第１の開口部底部の前記半導体基板表面にリセスを
   形成する工程と、 前記リセス部分、前記第１の開口部内および少なくとも
   一部の前記第１の絶縁膜上に、導電体層からなるベース
   領域を形成する工程と、 前記第１の開口部上部に第２の開口部を有する第２の絶
   縁膜を、少なくとも前記第１の開口部上部の前記ベース
   領域上に形成し、前記第２の開口部内および前記第２の
   絶縁膜上にエミッタ電極を形成する工程と、 前記エミッタ電極から前記第２の開口部を介して前記ベ
   ース領域に不純物を拡散させ、前記第２の開口部底部に
   エミッタ領域を形成する工程とを有する半導体装置の製
   造方法。
8. 【請求項８】前記第１の絶縁膜を形成する工程の前に、
   前記半導体基板の表面を熱酸化して複数の素子分離酸化
   膜を形成する工程を有し、 前記リセスを形成する工程は、前記第１の開口部底部の
   前記素子分離酸化膜を除去する工程を含む請求項７記載
   の半導体装置の製造方法。
9. 【請求項９】前記エミッタ電極を形成する工程の後に、
   前記ベース領域表面に、前記エミッタ電極に対して自己
   整合的に、前記ベース領域よりも低抵抗である金属化合
   物層を形成する工程を有する請求項７記載の半導体装置
   の製造方法。
10. 【請求項１０】前記ベース領域を除く前記コレクタ領域
    上部の前記半導体基板にコレクタ接続領域を形成する工
    程をさらに有し、 前記ベース領域表面に前記金属化合物層を形成する工程
    において、前記コレクタ接続領域表面にも前記金属化合
    物層を形成する請求項９記載の半導体装置の製造方法。
11. 【請求項１１】前記ベース領域表面に前記金属化合物層
    を形成する工程において、前記エミッタ電極表面にも前
    記金属化合物層を形成する請求項９記載の半導体装置の
    製造方法。
12. 【請求項１２】前記半導体基板としてシリコン基板を用
    い、 前記金属化合物層を形成する工程は、少なくとも前記ベ
    ース領域の一部を被覆する金属層を形成する工程と、 熱処理により前記シリコン基板と前記金属層とを反応さ
    せ、金属シリサイド層を形成する工程と、 未反応の金属層を除去する工程とを有する請求項９記載
    の半導体装置の製造方法。
13. 【請求項１３】前記半導体基板の内部に前記コレクタ領
    域を形成する工程は、第１導電型半導体基板の表層に第
    ２導電型不純物を拡散させ、前記コレクタ領域を形成す
    る工程と、 前記第１導電型半導体基板上に、前記半導体基板の一部
    となる第２導電型半導体層を形成する工程とを有する請
    求項７記載の半導体装置の製造方法。
14. 【請求項１４】前記ベース領域を形成する工程は、前記
    リセス部分および前記第１の開口部の前記半導体基板
    上、および前記第１の絶縁膜上にエピタキシャル成長に
    より前記導電体層を形成する工程と、 前記導電体層にエッチングを行い、前記ベース領域を形
    成する工程とを有する請求項７記載の半導体装置の製造
    方法。
15. 【請求項１５】前記ベース領域を形成する工程は、前記
    リセス部分および前記第１の開口部の前記半導体基板
    上、および前記第１の絶縁膜上に化学気相成長（ＣＶ
    Ｄ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
    ｏｎ）により前記導電体層を形成する工程と、 前記導電体層にエッチングを行い、前記ベース領域を形
    成する工程とを有する請求項７記載の半導体装置の製造
    方法。
16. 【請求項１６】前記第２の絶縁膜および前記エミッタ電
    極を形成する工程は、前記リセス部分、第１の開口部内
    および前記第１の絶縁膜上に絶縁膜を形成する工程と、 前記絶縁膜に前記第２の開口部を形成する工程と、 前記第２の開口部内および前記絶縁膜上にエミッタ用導
    電体層を形成する工程と、 前記エミッタ用導電体層にエッチングを行い、前記エミ
    ッタ電極を形成する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
    グを行い、前記第２の絶縁膜を形成する工程とを有する
    請求項７記載の半導体装置の製造方法。
17. 【請求項１７】前記半導体基板の内部に前記コレクタ領
    域と隔てて形成された第２のコレクタ領域と、前記第２
    のコレクタ領域上部の前記半導体基板表層に形成された
    第２のベース領域と、前記第２のベース領域の表層に形
    成された第２のエミッタ領域とを有する第２の能動素子
    を前記半導体基板に形成する工程をさらに有し、 前記第２のコレクタ領域を形成する工程は、前記コレク
    タ領域を形成する工程と共通の工程であり、 前記第２のベース領域を形成する工程は、前記半導体基
    板に不純物をイオン注入する工程を含み、 前記第２のエミッタ領域を形成する工程は、前記エミッ
    タ領域を形成する工程と共通の工程である請求項７記載
    の半導体装置の製造方法。