JPH0927562A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPH0927562A JPH0927562A JP8212214A JP21221496A JPH0927562A JP H0927562 A JPH0927562 A JP H0927562A JP 8212214 A JP8212214 A JP 8212214A JP 21221496 A JP21221496 A JP 21221496A JP H0927562 A JPH0927562 A JP H0927562A
- Authority
- JP
- Japan
- Prior art keywords
- region
- providing
- layer
- buried layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来の技術による問題点を克服する、あるい
は少なくとも軽減する、基板内に埋込層を作成するため
の方法を提供する。 【解決手段】 ある導電型を有する低濃度にドーピング
された埋込層２と、同一導電型を有して高濃度にドーピ
ングされた埋込層３とを有する集積回路を製造する方法
であって、基板上で２つの埋込層を設けようと欲する場
所に開口領域を定義するために基板１をマスキングし、
基板の開口部を低濃度のドーパントでドーピングして低
濃度にドーピングされた埋込層２を形成することによる
方法が形成される。次に低濃度にドーピングされた埋込
層２が形成される１つの開口領域がマスキングされ、も
う一方の開口領域が高濃度のドーパントでドーピングさ
れて、高濃度にドーピングされた埋込層３が形成され
る。
は少なくとも軽減する、基板内に埋込層を作成するため
の方法を提供する。 【解決手段】 ある導電型を有する低濃度にドーピング
された埋込層２と、同一導電型を有して高濃度にドーピ
ングされた埋込層３とを有する集積回路を製造する方法
であって、基板上で２つの埋込層を設けようと欲する場
所に開口領域を定義するために基板１をマスキングし、
基板の開口部を低濃度のドーパントでドーピングして低
濃度にドーピングされた埋込層２を形成することによる
方法が形成される。次に低濃度にドーピングされた埋込
層２が形成される１つの開口領域がマスキングされ、も
う一方の開口領域が高濃度のドーパントでドーピングさ
れて、高濃度にドーピングされた埋込層３が形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の製造方法に
関し、さらに詳しくは、バイポーラ装置の製造法などに
関する。
関し、さらに詳しくは、バイポーラ装置の製造法などに
関する。
【０００２】
【従来の技術および発明が解決しようとする課題】バイ
ポーラ装置は、通常、埋込層上の基板内に作成され、こ
の埋込層は、いずれかの導電型（P またはN ）をもつ高
濃度にドーピングされた（＋）ものでも、あるいは低濃
度にドーピングされた（−）ものでもよい。従って、埋
込層は異なる４つの型（P+，P-，N+，N-）をもつ可能性
がある。チップ上の装置密度を最大にするためには、寄
生電流を防ぐために互いに分離する必要のある埋込層間
の間隔を、最小限に抑えねばならない。既知の工程で
は、２つの隣接した埋込層が同じ型である場合は、同じ
マスクを用いて同型に形成することができるので、これ
らの層の間隔はマスクの限界寸法の変動にのみ依存す
る。
ポーラ装置は、通常、埋込層上の基板内に作成され、こ
の埋込層は、いずれかの導電型（P またはN ）をもつ高
濃度にドーピングされた（＋）ものでも、あるいは低濃
度にドーピングされた（−）ものでもよい。従って、埋
込層は異なる４つの型（P+，P-，N+，N-）をもつ可能性
がある。チップ上の装置密度を最大にするためには、寄
生電流を防ぐために互いに分離する必要のある埋込層間
の間隔を、最小限に抑えねばならない。既知の工程で
は、２つの隣接した埋込層が同じ型である場合は、同じ
マスクを用いて同型に形成することができるので、これ
らの層の間隔はマスクの限界寸法の変動にのみ依存す
る。
【０００３】しかし、異なる型の埋込層が隣接すること
が求められる場合には、別々のマスクを用いて別々の段
階で製造するので、間隔は２つの異なるマスクの限界寸
法の変動のみならず、マスクの基準点に対する整合の変
動にも依存する。そのため、隣接する埋込層が異なる型
である場合には、すべての変動を許容するようにその間
隔を大きくしなければならない。
が求められる場合には、別々のマスクを用いて別々の段
階で製造するので、間隔は２つの異なるマスクの限界寸
法の変動のみならず、マスクの基準点に対する整合の変
動にも依存する。そのため、隣接する埋込層が異なる型
である場合には、すべての変動を許容するようにその間
隔を大きくしなければならない。
【０００４】従って、本発明の目的は、基板内に埋込層
を作成する方法であって、従来の技術による問題点を克
服する、あるいは少なくとも軽減する方法を提供するこ
とである。
を作成する方法であって、従来の技術による問題点を克
服する、あるいは少なくとも軽減する方法を提供するこ
とである。
【０００５】
【課題を解決する方法】従って、本発明は、いずれか一
方の導電型の低濃度にドーピングされた少なくとも１つ
の埋込層と、いずれか一方の導電型の高濃度にドーピン
グされた少なくとも１つの埋込層を有する集積回路を製
造する方法であって：基板を設ける段階；基板をマスキ
ングして、基板上で、少なくとも２つの埋込層を設ける
ことが望まれる場所に少なくとも２つの開口部を規定す
る段階；基板の開口部を、低濃度のドーパントでドーピ
ングして、それにより少なくとも低濃度にドーピングさ
れた埋込層を形成する段階；低濃度の埋込層が形成され
た１つの開口部をマスキングする段階；もう一方の開口
部を高濃度のドーパントでドーピングして、それにより
高濃度にドーピングされた埋込層を形成する段階；およ
び基板から両方のマスクを除去する段階；によって構成
されることを特徴とする。
方の導電型の低濃度にドーピングされた少なくとも１つ
の埋込層と、いずれか一方の導電型の高濃度にドーピン
グされた少なくとも１つの埋込層を有する集積回路を製
造する方法であって：基板を設ける段階；基板をマスキ
ングして、基板上で、少なくとも２つの埋込層を設ける
ことが望まれる場所に少なくとも２つの開口部を規定す
る段階；基板の開口部を、低濃度のドーパントでドーピ
ングして、それにより少なくとも低濃度にドーピングさ
れた埋込層を形成する段階；低濃度の埋込層が形成され
た１つの開口部をマスキングする段階；もう一方の開口
部を高濃度のドーパントでドーピングして、それにより
高濃度にドーピングされた埋込層を形成する段階；およ
び基板から両方のマスクを除去する段階；によって構成
されることを特徴とする。
【０００６】本方法は、純粋なバイポーラ製造過程に
も、同一チップ上にバイポーラ装置とCMOS装置の両方が
製造されるBiCMOS製造過程にも用いることができる。
も、同一チップ上にバイポーラ装置とCMOS装置の両方が
製造されるBiCMOS製造過程にも用いることができる。
【０００７】
【実施例】図１に示されるように、開始半導体ウェーハ
１は、６ないし８．５オーム・センチ体積抵抗率を有す
る、＜１００＞結晶配向をもつP-型単結晶シリコン基板
である。基板１は、その上に約１５００オングストロー
ムの厚みの酸化物層２０が作成されるまで、熱酸化され
る。
１は、６ないし８．５オーム・センチ体積抵抗率を有す
る、＜１００＞結晶配向をもつP-型単結晶シリコン基板
である。基板１は、その上に約１５００オングストロー
ムの厚みの酸化物層２０が作成されるまで、熱酸化され
る。
【０００８】次に、２つのN 型埋込層領域が、図２の参
照番号２１により示されるフォトレジストにより第１マ
スキングまたはパターニング段階により規定され、次
に、露出された酸化物層２０を湿式エッチングすること
により、図示されるように下部構造のシリコン基板１が
露出される。次に、図２に概略的に示されるように、ヒ
素（As）イオン注入が実行される。線量は、約２．５Ｅ
１３at/cm2で、エネルギは約５０KeV である。残ったフ
ォトレジスト２１を完全に除去した後で、アニーリング
処理が行われ、シリコン基板１の被露出面を約２００オ
ングストロームまで軽く再酸化させる。アニーリングの
サイクルは、以下のとおりである：まずウェーハを酸素
（O2）雰囲気中で約９０秒励振する；次に塩化水素（HC
l)を総雰囲気の約３％まで導入し、約１９分間乾式酸化
させる；最後に、ウェーハを窒素（N2）雰囲気中で約３
００分間励振する。これにより、すでに注入されたヒ素
が基板１内に拡散して、図３の参照番号２で示されるよ
うに、基板１の表面の規定された領域内にN-埋込層が形
成される。
照番号２１により示されるフォトレジストにより第１マ
スキングまたはパターニング段階により規定され、次
に、露出された酸化物層２０を湿式エッチングすること
により、図示されるように下部構造のシリコン基板１が
露出される。次に、図２に概略的に示されるように、ヒ
素（As）イオン注入が実行される。線量は、約２．５Ｅ
１３at/cm2で、エネルギは約５０KeV である。残ったフ
ォトレジスト２１を完全に除去した後で、アニーリング
処理が行われ、シリコン基板１の被露出面を約２００オ
ングストロームまで軽く再酸化させる。アニーリングの
サイクルは、以下のとおりである：まずウェーハを酸素
（O2）雰囲気中で約９０秒励振する；次に塩化水素（HC
l)を総雰囲気の約３％まで導入し、約１９分間乾式酸化
させる；最後に、ウェーハを窒素（N2）雰囲気中で約３
００分間励振する。これにより、すでに注入されたヒ素
が基板１内に拡散して、図３の参照番号２で示されるよ
うに、基板１の表面の規定された領域内にN-埋込層が形
成される。
【０００９】次に、図４に示されるように、第２マスキ
ングまたはパターニング段階が実行され、NMOS装置につ
いては、すでにドーピングされている領域をマスキング
し、NPN およびPMOS領域はマスキングしない状態で残
す。次に、図４に概略図で示されるように、高濃度のヒ
素注入が実行される。線量は約５Ｅ１５at/cm2で、エネ
ルギは約５０KeV である。残ったフォトレジスト２２を
完全に除去した後で、被露出面が再度熱酸化される；ま
ず、３％のHCl で摂氏約８９０度で約１０分間乾式酸化
が実行される；次に、摂氏約８９０度で、約３９分間蒸
気サイクルが実行される；最後に、ウェーハは摂氏約１
２００度でN2中で約９５分間励振され、これによりN+領
域３が形成される。その結果、N-領域２上では約９００
オングストローム厚で、N+領域３上では約４，０００オ
ングストローム厚の酸化物層が形成される。
ングまたはパターニング段階が実行され、NMOS装置につ
いては、すでにドーピングされている領域をマスキング
し、NPN およびPMOS領域はマスキングしない状態で残
す。次に、図４に概略図で示されるように、高濃度のヒ
素注入が実行される。線量は約５Ｅ１５at/cm2で、エネ
ルギは約５０KeV である。残ったフォトレジスト２２を
完全に除去した後で、被露出面が再度熱酸化される；ま
ず、３％のHCl で摂氏約８９０度で約１０分間乾式酸化
が実行される；次に、摂氏約８９０度で、約３９分間蒸
気サイクルが実行される；最後に、ウェーハは摂氏約１
２００度でN2中で約９５分間励振され、これによりN+領
域３が形成される。その結果、N-領域２上では約９００
オングストローム厚で、N+領域３上では約４，０００オ
ングストローム厚の酸化物層が形成される。
【００１０】この時点で、N-領域とN+領域とが明確に規
定される。第１注入段階しか受けなかった領域はN-層２
となり、両方の注入段階を経た領域はN+層３となる。N-
領域もN+領域も、その位置は、フォトレジスト層２１を
用いる最初の１回だけのパターニング段階により規定さ
れているので、自己整合する。N-埋込層２は、後にNMOS
装置の場所となり、NPN 装置のコレクタとなるN+埋込層
３は後にNPN 装置ならびにPMOS装置の場所となる。もち
ろん、N-領域とN+領域の整合および間隔は第１マスキン
グ段階で規定されるので、その間隔は２つの異なる段階
が必要とされる場合よりも小さくなることが理解頂けよ
う。
定される。第１注入段階しか受けなかった領域はN-層２
となり、両方の注入段階を経た領域はN+層３となる。N-
領域もN+領域も、その位置は、フォトレジスト層２１を
用いる最初の１回だけのパターニング段階により規定さ
れているので、自己整合する。N-埋込層２は、後にNMOS
装置の場所となり、NPN 装置のコレクタとなるN+埋込層
３は後にNPN 装置ならびにPMOS装置の場所となる。もち
ろん、N-領域とN+領域の整合および間隔は第１マスキン
グ段階で規定されるので、その間隔は２つの異なる段階
が必要とされる場合よりも小さくなることが理解頂けよ
う。
【００１１】４：１のケイフッ酸（HF）溶液内で約５分
間、酸化シリコンを正確に除去した後で、約７００オン
グストローム厚の熱酸化物２３が成長し、次の注入のマ
スクとして用いられる。これを図５に示す。次に、熱酸
化物２３をフォトレジスト層２４で覆うことにより、第
３マスキング段階が実行される。フォトレジスト層２４
内には適切なパターンが開口され、約４０KeV のエネル
ギでホウ素（B ）が注入され、その線量は約１．３Ｅ１
４at/cm2である。この様子を図５に概略的に示す。次に
フォトレジスト２４が除去され、注入されたホウ素はま
ず摂氏約１０８０度で、約３５分間N2中でアニーリング
され、次にO2中で約１０分間摂氏約１０８０度で励振さ
れ、最後に（O2／１％HCl ）雰囲気中で、摂氏約１０８
０度で約１０分間励振されて、それによりP+領域４が作
成される。
間、酸化シリコンを正確に除去した後で、約７００オン
グストローム厚の熱酸化物２３が成長し、次の注入のマ
スクとして用いられる。これを図５に示す。次に、熱酸
化物２３をフォトレジスト層２４で覆うことにより、第
３マスキング段階が実行される。フォトレジスト層２４
内には適切なパターンが開口され、約４０KeV のエネル
ギでホウ素（B ）が注入され、その線量は約１．３Ｅ１
４at/cm2である。この様子を図５に概略的に示す。次に
フォトレジスト２４が除去され、注入されたホウ素はま
ず摂氏約１０８０度で、約３５分間N2中でアニーリング
され、次にO2中で約１０分間摂氏約１０８０度で励振さ
れ、最後に（O2／１％HCl ）雰囲気中で、摂氏約１０８
０度で約１０分間励振されて、それによりP+領域４が作
成される。
【００１２】酸化シリコンが正確に除去された後で、N
−型のヒ素ドーピング・シリコンで約２μｍ厚，約０．
９オーム・センチ体積抵抗率を有するエピタキシャル層
５が図６に図示されるように成長する。比較的高温でエ
ピタキシャル層が成長すると、すでに注入され規定領域
内で励振されたヒ素とホウ素とが再び拡散して、N-，N+
およびP+埋込層を形成する。これを図５に参照番号２，
３，４によりそれぞれ示す。結果として得られるN-層２
は、P+層４よりも深くなるので、NMOS装置においては、
P+埋込層４がN-埋込層２により基板１から分離される。
−型のヒ素ドーピング・シリコンで約２μｍ厚，約０．
９オーム・センチ体積抵抗率を有するエピタキシャル層
５が図６に図示されるように成長する。比較的高温でエ
ピタキシャル層が成長すると、すでに注入され規定領域
内で励振されたヒ素とホウ素とが再び拡散して、N-，N+
およびP+埋込層を形成する。これを図５に参照番号２，
３，４によりそれぞれ示す。結果として得られるN-層２
は、P+層４よりも深くなるので、NMOS装置においては、
P+埋込層４がN-埋込層２により基板１から分離される。
【００１３】約７００オングストローム厚の酸化物層２
５を図７に示されるように成長させる熱酸化の後で、約
１２５０オングストローム厚の窒化シリコン層２６が低
圧化学蒸着（LPCVD: Low Pressure Chemical Vapor Dep
osition ）工程により付着される。埋込層間の深い分離
部を提供する領域は、第４マスキング段階の間に規定さ
れる。次に、エピタキシャル・シリコン５までの乾式エ
ッチングにより、酸化物層２５と窒化物層２６を貫通し
てウィンドウが作られる。次に、エピタキシャル・シリ
コン５は湿式エッチングされて、図７に示されるような
約９５００オングストロームの深さのモート(moat)が作
成される。
５を図７に示されるように成長させる熱酸化の後で、約
１２５０オングストローム厚の窒化シリコン層２６が低
圧化学蒸着（LPCVD: Low Pressure Chemical Vapor Dep
osition ）工程により付着される。埋込層間の深い分離
部を提供する領域は、第４マスキング段階の間に規定さ
れる。次に、エピタキシャル・シリコン５までの乾式エ
ッチングにより、酸化物層２５と窒化物層２６を貫通し
てウィンドウが作られる。次に、エピタキシャル・シリ
コン５は湿式エッチングされて、図７に示されるような
約９５００オングストロームの深さのモート(moat)が作
成される。
【００１４】ウェーハを酸化熱処理することにより、約
２１５００オングストローム厚の酸化物６の深い領域が
すでに規定されたモート内に形成され、このとき、窒化
物層２６はウェーハの残りの部分の酸化に対するマスク
として機能する。
２１５００オングストローム厚の酸化物６の深い領域が
すでに規定されたモート内に形成され、このとき、窒化
物層２６はウェーハの残りの部分の酸化に対するマスク
として機能する。
【００１５】この段階で、酸化物６の深い領域が、図８
に図示されるように完全にエピタキシャル層５を貫通し
て延在する。２つの隣接するN 型埋込層３の間の分離を
強化するために、P+埋込層４を図８に図示されるよう
に、深い酸化物分離部６の下に用いることができる。
に図示されるように完全にエピタキシャル層５を貫通し
て延在する。２つの隣接するN 型埋込層３の間の分離を
強化するために、P+埋込層４を図８に図示されるよう
に、深い酸化物分離部６の下に用いることができる。
【００１６】次に、窒化物層２６を剥して、約５００オ
ングストローム厚で残りの酸化物層２５を下に残す。LP
CVD 工程により第２窒化物層２７を、図９に図示するよ
うに、約１２５０オングストローム厚に付着する。
ングストローム厚で残りの酸化物層２５を下に残す。LP
CVD 工程により第２窒化物層２７を、図９に図示するよ
うに、約１２５０オングストローム厚に付着する。
【００１７】深い酸化物分離部６の両側にMOS 装置の表
面分離部となる領域が、第５マスキング段階により規定
される。図９に示すように、乾式エッチングにより、下
部の深い酸化物領域６まで第２窒化層２７を貫通してウ
ィンドウが規定される。次に、さらに高圧の熱処理が行
われ、約１０，０００オングストローム厚の酸化物層７
がすでに規定されているウィンドウ内に成長し、残りの
窒化物層２７はウェーハの残りの部分のマスクとして機
能する。この様子を図１０に示す。次に、酸化物層２５
と窒化物層２７とで構成されるパッド構造全体が除去さ
れる。
面分離部となる領域が、第５マスキング段階により規定
される。図９に示すように、乾式エッチングにより、下
部の深い酸化物領域６まで第２窒化層２７を貫通してウ
ィンドウが規定される。次に、さらに高圧の熱処理が行
われ、約１０，０００オングストローム厚の酸化物層７
がすでに規定されているウィンドウ内に成長し、残りの
窒化物層２７はウェーハの残りの部分のマスクとして機
能する。この様子を図１０に示す。次に、酸化物層２５
と窒化物層２７とで構成されるパッド構造全体が除去さ
れる。
【００１８】その後の注入のためのスクリーン酸化物と
して用いられ、図１１に参照番号２８で示される約２０
０オングストロームの熱酸化物をシリコン表面上に成長
させた後で、フォトレジスト２９層を塗布することによ
り第６マスキング段階が実行される。ここで、P ウェル
領域を、すなわちNMOSトランジスタ本体に関して、規定
するウィンドウが規定される。次にウィンドウを通じ
て、約６Ｅ１２at/cm2の線量と約１７０KeV のエネルギ
でホウ素イオンが注入され、P−ウェル領域８を形成す
る。
して用いられ、図１１に参照番号２８で示される約２０
０オングストロームの熱酸化物をシリコン表面上に成長
させた後で、フォトレジスト２９層を塗布することによ
り第６マスキング段階が実行される。ここで、P ウェル
領域を、すなわちNMOSトランジスタ本体に関して、規定
するウィンドウが規定される。次にウィンドウを通じ
て、約６Ｅ１２at/cm2の線量と約１７０KeV のエネルギ
でホウ素イオンが注入され、P−ウェル領域８を形成す
る。
【００１９】その結果できる酸化物とフォトレジスト２
９が除去される。
９が除去される。
【００２０】次に、熱酸化が実行され、約１０００オン
グストロームの酸化物層が成長され、その上にこれも約
１０００オングストローム厚のLPCVD 窒化物層が付着さ
れる。これを図１２に示すが、酸化物と窒化物の積層さ
れた複合体を参照番号９で示す。第７マスキングおよび
注入段階により、図１３に示すように、フォトレジスト
層３０内に規定されたウィンドウを通じてNPN ベースが
注入され、積層体９を通じてP ベース領域１０が形成さ
れる。注入線量は約１．１５Ｅ１４at/cm2で、注入エネ
ルギは約１４０KeV である。続いて、摂氏約９００度の
アニーリング段階がN2中で実行される。次に、酸化物／
窒化物積層体９が、後にPMOSおよびNMOS装置となる領域
から第８パターニング段階により乾式／湿式エッチング
で除去され、ゲート酸化物層１１（約４００オングスト
ローム）が図１４に示すように熱成長する。
グストロームの酸化物層が成長され、その上にこれも約
１０００オングストローム厚のLPCVD 窒化物層が付着さ
れる。これを図１２に示すが、酸化物と窒化物の積層さ
れた複合体を参照番号９で示す。第７マスキングおよび
注入段階により、図１３に示すように、フォトレジスト
層３０内に規定されたウィンドウを通じてNPN ベースが
注入され、積層体９を通じてP ベース領域１０が形成さ
れる。注入線量は約１．１５Ｅ１４at/cm2で、注入エネ
ルギは約１４０KeV である。続いて、摂氏約９００度の
アニーリング段階がN2中で実行される。次に、酸化物／
窒化物積層体９が、後にPMOSおよびNMOS装置となる領域
から第８パターニング段階により乾式／湿式エッチング
で除去され、ゲート酸化物層１１（約４００オングスト
ローム）が図１４に示すように熱成長する。
【００２１】次に、約３５００オングストローム厚の多
結晶シリコン層３６が図１５に示すようにLPCVD 工程に
より付着され、リンでドーピングされる。MOS 装置のゲ
ート１２が多結晶シリコン層３６から形成され、図１６
に示すように余分な多結晶シリコン層３６を除去するこ
とにより第９パターニング段階によって規定される。第
１０パターニング段階において、酸化物／窒化物積層体
９の乾式エッチングのためのフォトレジスト・マスクを
通じて適切なウィンドウが規定され、NPN 装置のエミッ
タ，ベースおよびコレクタ接触のための異なる開口部を
形成する。この開口部は図１７に参照番号３４で示され
る。図１８に示すように、第１１マスキングおよび注入
段階でフォトレジスト層３１が塗布され、ウィンドウが
開口されてヒ素を注入される領域を規定する。この高濃
度の注入の目的は、多結晶シリコン・ゲート１２と表面
酸化物分離部１１との相対エッジにより遮蔽され整合さ
れるNPN トランジスタのコレクタおよびエミッタ領域と
NMOSトランジスタのソースおよびドレイン領域に関し、
図１８の参照番号１３で示される電気接触部を形成する
ことである。ヒ素線量は、約１．４Ｅ１５at/cm2で、エ
ネルギは約３０KeV である。
結晶シリコン層３６が図１５に示すようにLPCVD 工程に
より付着され、リンでドーピングされる。MOS 装置のゲ
ート１２が多結晶シリコン層３６から形成され、図１６
に示すように余分な多結晶シリコン層３６を除去するこ
とにより第９パターニング段階によって規定される。第
１０パターニング段階において、酸化物／窒化物積層体
９の乾式エッチングのためのフォトレジスト・マスクを
通じて適切なウィンドウが規定され、NPN 装置のエミッ
タ，ベースおよびコレクタ接触のための異なる開口部を
形成する。この開口部は図１７に参照番号３４で示され
る。図１８に示すように、第１１マスキングおよび注入
段階でフォトレジスト層３１が塗布され、ウィンドウが
開口されてヒ素を注入される領域を規定する。この高濃
度の注入の目的は、多結晶シリコン・ゲート１２と表面
酸化物分離部１１との相対エッジにより遮蔽され整合さ
れるNPN トランジスタのコレクタおよびエミッタ領域と
NMOSトランジスタのソースおよびドレイン領域に関し、
図１８の参照番号１３で示される電気接触部を形成する
ことである。ヒ素線量は、約１．４Ｅ１５at/cm2で、エ
ネルギは約３０KeV である。
【００２２】摂氏約１０２０度で約１７分間、N2中でヒ
素注入を行った後、図１９のフォトレジスト層３２を塗
布し、ホウ素注入が行われたフォトレジスト層３２内に
ウィンドウを規定することにより第１２マスキング段階
が行われる。この高濃度のホウ素注入の目的は、多結晶
シリコン・ゲート１２と表面酸化物分離部１１との相対
エッジにより遮蔽され自己整合されるNPN トランジスタ
のベース領域とPMOSトランジスタのソースおよびドレイ
ン領域に関し、図１９の参照番号１４により示される電
気接触部を形成することである。この注入部は、次に摂
氏約９００度で３０分間N2中でアニーリングされ、フォ
トレジスト層３２が除去される。
素注入を行った後、図１９のフォトレジスト層３２を塗
布し、ホウ素注入が行われたフォトレジスト層３２内に
ウィンドウを規定することにより第１２マスキング段階
が行われる。この高濃度のホウ素注入の目的は、多結晶
シリコン・ゲート１２と表面酸化物分離部１１との相対
エッジにより遮蔽され自己整合されるNPN トランジスタ
のベース領域とPMOSトランジスタのソースおよびドレイ
ン領域に関し、図１９の参照番号１４により示される電
気接触部を形成することである。この注入部は、次に摂
氏約９００度で３０分間N2中でアニーリングされ、フォ
トレジスト層３２が除去される。
【００２３】さらに酸化物、いわゆるテトラエチルオル
トシリケート（TEOS）の第１非ドーピング薄層、引続き
すぐにリンおよびホウ素をドーピングしたTEOS（BPTEO
S）の第２層のプラズマ強化蒸着（PECVD: plasma-enhan
ced vapor deposition ）段階を行う。次にリフロー処
理を行う。TEOSとBPTEOSとの積層体は、図２０の参照番
号１５により示される。第１３パターニング段階で、図
２１に示されるように積層体１５の乾式除去により接触
開口部３５がTEOS／BPTEOS積層体内に形成される。
トシリケート（TEOS）の第１非ドーピング薄層、引続き
すぐにリンおよびホウ素をドーピングしたTEOS（BPTEO
S）の第２層のプラズマ強化蒸着（PECVD: plasma-enhan
ced vapor deposition ）段階を行う。次にリフロー処
理を行う。TEOSとBPTEOSとの積層体は、図２０の参照番
号１５により示される。第１３パターニング段階で、図
２１に示されるように積層体１５の乾式除去により接触
開口部３５がTEOS／BPTEOS積層体内に形成される。
【００２４】次に、ケイ化プラチナ合金（PtSi）がすべ
ての接触開口部内に形成される。次にチタン／タングス
テン（TiW ）層が付着され、続いて銅／シリコン／アル
ミニウム合金（AlCuSi）が付着される。いずれの層も、
第１４マスキング段階によりパターニングされ、２つの
層が腐食を受けて異なる接触部の金属相互接続部ができ
る。PtSi/TiW/AlCuSi で形成された複合層全体は、図２
２の参照番号１６で示される。
ての接触開口部内に形成される。次にチタン／タングス
テン（TiW ）層が付着され、続いて銅／シリコン／アル
ミニウム合金（AlCuSi）が付着される。いずれの層も、
第１４マスキング段階によりパターニングされ、２つの
層が腐食を受けて異なる接触部の金属相互接続部ができ
る。PtSi/TiW/AlCuSi で形成された複合層全体は、図２
２の参照番号１６で示される。
【００２５】図２３に示されるように、プラズマ強化蒸
着（PECVD ）工程により窒化シリコンの絶縁パッシベー
ション層１７が付着され、第１６マスキング段階により
パッド領域が規定される。パッシベーション層１７の腐
食とウェーハ１の背面の研磨とにより、作成段階の手順
は完了する。
着（PECVD ）工程により窒化シリコンの絶縁パッシベー
ション層１７が付着され、第１６マスキング段階により
パッド領域が規定される。パッシベーション層１７の腐
食とウェーハ１の背面の研磨とにより、作成段階の手順
は完了する。
【００２６】以上、本発明により同一の作成工程を用い
て１つの集積回路上にバイポーラ装置とMOS 装置の両方
が製造された。
て１つの集積回路上にバイポーラ装置とMOS 装置の両方
が製造された。
【００２７】本発明では１つの特定の実施例しか詳細に
説明されていないが、本発明の精神から逸脱することな
く種々の改良および改善を加えることができることは当
業者には認識頂けよう。たとえば、作成過程の動作手順
の間に、作成される集積回路によっては必要とされる抵
抗，キャパシタ，ダイオードなどの受動回路素子を容易
に形成することができる。また、この作成過程は、既存
の装置を改良するためにさらにマスキング段階を加える
ことにより改良することもできる。たとえば、NPN トラ
ンジスタのコレクタ・アクセスを減らすために、図２４
に示すような深い電気N+接触１８を形成して、N+埋込
層、すなわちNPN トランジスタのコレクタまで到達する
こともできる。別の可能性としては、オプションのマス
キングおよび注入段階を用いて、MOS 装置の閾値電圧を
特定の所望値に調整することもできる。
説明されていないが、本発明の精神から逸脱することな
く種々の改良および改善を加えることができることは当
業者には認識頂けよう。たとえば、作成過程の動作手順
の間に、作成される集積回路によっては必要とされる抵
抗，キャパシタ，ダイオードなどの受動回路素子を容易
に形成することができる。また、この作成過程は、既存
の装置を改良するためにさらにマスキング段階を加える
ことにより改良することもできる。たとえば、NPN トラ
ンジスタのコレクタ・アクセスを減らすために、図２４
に示すような深い電気N+接触１８を形成して、N+埋込
層、すなわちNPN トランジスタのコレクタまで到達する
こともできる。別の可能性としては、オプションのマス
キングおよび注入段階を用いて、MOS 装置の閾値電圧を
特定の所望値に調整することもできる。
【００２８】用途によっては、分離コレクタ縦型PNP ト
ランジスタなどの他の能動装置を容易に形成することが
できる。N-ベース領域を形成するには、高濃度のヒ素注
入の直前にマスキング段階を追加し、さらにN-型注入段
階を行うことが必要とされる。PMOSトランジスタのソー
ス／ドレイン注入を用いることにより、P+エミッタを容
易に形成することができる。最後に、P+埋込層は、第１
のN-型埋込層そのものにより基板から分離されて、コレ
クタとして機能する。縦型に分離されたPNP トランジス
タのコレクタ・アクセスを軽減する、P+埋込層に到達す
る深い電気P-型接触を形成するためにP-ウェルを用いる
こともできる。このような縦型PNP トランジスタの例を
図２５に示す。ここではN-ベースは、参照番号１９によ
り示され、残りの構造部は上記の工程の対応する注入段
階と同じ参照番号を有する。
ランジスタなどの他の能動装置を容易に形成することが
できる。N-ベース領域を形成するには、高濃度のヒ素注
入の直前にマスキング段階を追加し、さらにN-型注入段
階を行うことが必要とされる。PMOSトランジスタのソー
ス／ドレイン注入を用いることにより、P+エミッタを容
易に形成することができる。最後に、P+埋込層は、第１
のN-型埋込層そのものにより基板から分離されて、コレ
クタとして機能する。縦型に分離されたPNP トランジス
タのコレクタ・アクセスを軽減する、P+埋込層に到達す
る深い電気P-型接触を形成するためにP-ウェルを用いる
こともできる。このような縦型PNP トランジスタの例を
図２５に示す。ここではN-ベースは、参照番号１９によ
り示され、残りの構造部は上記の工程の対応する注入段
階と同じ参照番号を有する。
本発明の１つの実施例が、例として、以下の図面を参照
してより詳しく説明される。
してより詳しく説明される。
【図１】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図２】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図３】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図４】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図５】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図６】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図７】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図８】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図９】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図１０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１４】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１５】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１６】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１７】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１８】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１９】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２４】NPN 装置の構造における可能な変形を示す。
【図２５】縦型PNP 装置と同一基板上にあるNPN 装置を
示す。
示す。
１ 基板 ２ N-埋込層 ３ N+埋込層 ４ P+埋込層 ５ エピタキシャル層 ６ 酸化物の深い領域 ７ 酸化物層 ８ P ウェル領域 ９ 酸化物／窒化物積層体 １０ P ベース領域 １１ ゲート酸化物層 １２ MOS 装置のゲート １３，１４ 電気接触部 １５ TEOS/BPTEOS 積層体 １６ PtSi/TiW/AlCuSi 複合層 １７ パッシベーション層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャーガン・フォースナー アメリカ合衆国アリゾナ州メサ、ノース・ フラスナー・ドライブ539 (72)発明者 ミリアム・コブス フランス国プレイザンス・デュ・タッチ 31830、ケミン・デ・バスターズ13 (72)発明者 アーレット・マーティー−ブラビア フランス国フロウジン31270、インパス・ ルイス・アラゴン５ (72)発明者 ガイ・ホウテキット フランス国プレイザンス・デュ・タッチ 31830、ル・デ・ブレタン25
Claims (8)
- 【請求項１】 いずれか一方の導電型の低濃度にドーピ
ングされた少なくとも１つの埋込層と、同じ導電型の高
濃度にドーピングされた少なくとも１つの埋込層とを有
する集積回路を製造する方法であって：基板を設ける段
階；前記基板をマスキングして、基板上の、前記少なく
とも２つの埋込層を設けることが望まれる場所に少なく
とも２つの開口部を規定する段階；前記基板の前記開口
部を、低濃度のドーパントでドーピングして、それによ
り前記の少なくとも低濃度にドーピングされた埋込層を
形成する段階；前記の低濃度の埋込層が形成された１つ
の開口部をマスキングする段階；もう一方の開口部を高
濃度のドーパントでドーピングして、それにより前記の
高濃度にドーピングされた埋込層を形成する段階；およ
び前記基板から両方のマスクを除去する段階；によって
構成されることを特徴とする集積回路製造方法。 - 【請求項２】 前記工程が純粋にバイポーラ製造工程で
ある請求項１記載の集積回路製造方法。 - 【請求項３】 前記工程が、バイポーラ装置とCMOS装置
の両方を同一チップ上に製造するBiCMOS製造工程である
請求項１記載の集積回路製造方法。 - 【請求項４】 前記基板がP-シリコン基板であり、前記
の低濃度にドーピングされた埋込層がN-埋込層領域であ
り、前記の高濃度にドーピングされた埋込層がN+埋込層
領域である、バイポーラ装置とCMOS装置の両方を同一チ
ップ上に有する集積回路を製造する方法であって：少な
くとも１つのNMOS装置に関して、前記N-埋込層領域内と
前記P-基板内とにP+領域を設ける段階；前記P+，N+およ
びN-領域上にN-エピタキシャル層を設ける段階；前記NM
OS装置の前記N-エピタキシャル層内に前記P+領域まで延
在するP ウェル領域を設ける段階；少なくとも１つのNP
N 装置に関して、前記N-エピタキシャル層の第１部分内
にP ベース領域を設ける段階；前記NPN 装置のP ベース
領域部分にN+領域を設けてそのエミッタを形成するこ
と；前記NPN 装置のN-エピタキシャル層の第２部分にN+
領域を設けてそのコレクタ接触を形成すること；および
前記NMOS装置のP ウェル領域の第１および第２部分にN+
領域を設けてそのソースおよびドレインを形成するこ
と；を同時に行う段階；および少なくとも１つのPMOS装
置に関して、前記N-エピタキシャル層の第１および第２
部分にP+領域を設けてそのソースおよびドレインを形成
すること；および前記NPN 装置のP ベース領域部分にP+
領域を設けてそのベース接触を形成すること；を同時に
行う段階；によってさらに構成される請求項３記載の集
積回路製造方法。 - 【請求項５】 前記NPN 装置のコレクタ接触を形成する
前記N+領域が形成される前に、前記N-エピタキシャル層
の第２部分内に深いN+領域を設ける段階；によってさら
に構成される請求項４記載の集積回路製造方法。 - 【請求項６】 N-埋込層領域が、P+領域がその中に形成
される前にNMOS装置に関してP-基板内に形成される請求
項４記載の集積回路製造方法。 - 【請求項７】 前記NPN 装置の前記ベース領域が、前記
NPN 装置の前記N-エピタキシャル層の第２部分内に設け
られたP++ 領域上に設けられる請求項４記載の集積回路
製造方法。 - 【請求項８】 前記P-シリコン基板内で、少なくとも１
つの縦型PNP 装置に関してN-埋込層領域を設ける段階；
前記N-埋込層領域上にN-エピタキシャル層を設ける段
階；前記縦型PNP 装置の前記N-エピタキシャル層の第１
部分内にP-ウェル領域を設ける段階；前記縦型PNP 装置
の前記N-エピタキシャル層の第２部分内にN-ベース領域
を設ける段階；前記縦型PNP 装置の前記N-ベース領域上
にN+領域を設けて、そのベース接触を形成する段階；お
よび前記縦型PNP 装置の前記P-ウェルおよびN-ベース領
域上にP+領域を設けて、そのコレクタおよびエミッタ接
触を形成する段階；によってさらに構成される請求項４
ないし７のいずれか１項に記載の集積回路製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507905 | 1995-06-30 | ||
| FR9507905A FR2736207B1 (fr) | 1995-06-30 | 1995-06-30 | Procede perfectionne de fabrication de circuits integres |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927562A true JPH0927562A (ja) | 1997-01-28 |
Family
ID=9480572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212214A Pending JPH0927562A (ja) | 1995-06-30 | 1996-07-01 | 集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5691224A (ja) |
| EP (1) | EP0751558A1 (ja) |
| JP (1) | JPH0927562A (ja) |
| FR (1) | FR2736207B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831346B1 (en) | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
| WO2009029900A1 (en) * | 2007-08-31 | 2009-03-05 | Applied Materials, Inc. | Improved methods of emitter formation in solar cells |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271526A (ja) * | 1988-07-07 | 1990-03-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPH0629079B2 (ja) * | 1988-07-18 | 1994-04-20 | 株式会社小松製作所 | 液状物質を封入した連続帯状包装体の加熱・冷却併用式処理方法及び装置 |
| JPH02137262A (ja) * | 1988-11-17 | 1990-05-25 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| JP3126766B2 (ja) * | 1990-12-07 | 2001-01-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5406106A (en) * | 1992-06-24 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor Bi-MIS device and method of manufacturing the same |
-
1995
- 1995-06-30 FR FR9507905A patent/FR2736207B1/fr not_active Expired - Fee Related
-
1996
- 1996-06-20 EP EP96109954A patent/EP0751558A1/en not_active Withdrawn
- 1996-06-25 US US08/668,655 patent/US5691224A/en not_active Expired - Fee Related
- 1996-07-01 JP JP8212214A patent/JPH0927562A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0751558A1 (en) | 1997-01-02 |
| US5691224A (en) | 1997-11-25 |
| FR2736207B1 (fr) | 1997-09-19 |
| FR2736207A1 (fr) | 1997-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6512258B2 (en) | Semiconductor device and method of manufacturing same | |
| US5504031A (en) | Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets | |
| JPH05347383A (ja) | 集積回路の製法 | |
| JPH04226022A (ja) | 半導体構成体におけるスペーサの形成 | |
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US5776807A (en) | Method for fabricating a triple well for bicmos devices | |
| US5348896A (en) | Method for fabricating a BiCMOS device | |
| US5691226A (en) | Method of manufacturing BICMOS integrated circuits | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| JP2895845B2 (ja) | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 | |
| US5422290A (en) | Method of fabricating BiCMOS structures | |
| US5691224A (en) | Method of making BiCMOS circuit | |
| JPH1131665A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07161728A (ja) | 半導体装置およびその製造方法 | |
| JPH05121674A (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH0936249A (ja) | Ｃｍｏｓ集積回路とその製造方法 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
| KR950010878B1 (ko) | 바이폴라 트랜지스터 제조방법 | |
| JPS6239538B2 (ja) | ||
| JPS60236263A (ja) | 半導体装置の製造方法 | |
| JPH05326544A (ja) | 半導体装置の製造方法 |