JPS60236263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60236263A JPS60236263A JP9232984A JP9232984A JPS60236263A JP S60236263 A JPS60236263 A JP S60236263A JP 9232984 A JP9232984 A JP 9232984A JP 9232984 A JP9232984 A JP 9232984A JP S60236263 A JPS60236263 A JP S60236263A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、そのうち特に、高速バ
イポーラトランジスタの製造方法に関するものである。
イポーラトランジスタの製造方法に関するものである。
従来例の構成とその問題点
バイポーラトランジスタにおいて、高速化をはかるため
には、ベース巾を狭く、且つ、ベース抵抗を低くする必
要がある。また、接合容量を低減する必要がある。しか
し、従来の製造方法では、ベース巾を狭く、且つ、ベー
ス抵抗を低く形成することは難しく、また、接合容量の
低減にも限度があり、バイポーラトランジスタの高速化
において重要な問題となっている。
には、ベース巾を狭く、且つ、ベース抵抗を低くする必
要がある。また、接合容量を低減する必要がある。しか
し、従来の製造方法では、ベース巾を狭く、且つ、ベー
ス抵抗を低く形成することは難しく、また、接合容量の
低減にも限度があり、バイポーラトランジスタの高速化
において重要な問題となっている。
以下、従来のNPN形バイポーラトランジスタの製造方
法について第1図を用いて説明する。
法について第1図を用いて説明する。
分離酸化膜(S iO2膜)2及び表面5lo2膜3が
形成されたN形半導体基板(Si基板)1上にホトレジ
ストパターン4を形成する。次に、ホトレジストパター
ン4をマスクにして、ボロンライオン注入し、グラフト
ベースとなる1拡散層5を形成する(第1図a)。
形成されたN形半導体基板(Si基板)1上にホトレジ
ストパターン4を形成する。次に、ホトレジストパター
ン4をマスクにして、ボロンライオン注入し、グラフト
ベースとなる1拡散層5を形成する(第1図a)。
次に、ホトレジストパターン4を除去した後、ボロンを
イオン注入し、活性ベースとなるP−拡散層6を形成す
る(第1図b)。
イオン注入し、活性ベースとなるP−拡散層6を形成す
る(第1図b)。
次に、ホトエツチング技術により、5102膜3にエミ
、り拡散窓7を形成する。その後、砒素をイオン注入し
、エミッタとなる1拡散層8を形成する(第1図C)。
、り拡散窓7を形成する。その後、砒素をイオン注入し
、エミッタとなる1拡散層8を形成する(第1図C)。
次に、ホトエツチング技術により、ベースコンタクト窓
を形成した後、各Al電極パターン9を形成すれば、第
1図dの如き構造のNPN形バイポーラトランジスタが
得られる。
を形成した後、各Al電極パターン9を形成すれば、第
1図dの如き構造のNPN形バイポーラトランジスタが
得られる。
上記第1図d[示すx−x’断面領域の不純物濃度分布
を第2図に示す。第2図において、AはW拡散層8(エ
ミッタ)、B ii: p−拡散層6(活性ベース)、
CはN形Si基板1(コレクタ)の不純物濃度分布であ
る。
を第2図に示す。第2図において、AはW拡散層8(エ
ミッタ)、B ii: p−拡散層6(活性ベース)、
CはN形Si基板1(コレクタ)の不純物濃度分布であ
る。
しかし、第1図に示すバイポーラトランジスタの製造方
法には次のような問題がある。
法には次のような問題がある。
(1)N+拡散層8と1拡散層6をマスク合せて位置合
せする必要がある。従−・て、P″ 拡散層6の面積を
広くしなければならない。そのため、N+拡散層8とP
+拡散層6間のP−拡散層6によってベース抵抗が高く
なってし甘う。
せする必要がある。従−・て、P″ 拡散層6の面積を
広くしなければならない。そのため、N+拡散層8とP
+拡散層6間のP−拡散層6によってベース抵抗が高く
なってし甘う。
しかも、1拡散層8とP+拡散層5間のP−拡散層6の
ベース抵抗を低くするためにP−拡散層6の不純物濃度
を高くした場合、第2図に示すP−拡散層Bの拡散深さ
が深くなり、ベース巾が広くなってし甘う) (2)N+拡散層8の側面KP−拡散層6が接している
ため、エミッタ・ベース間の逆耐圧が側面の接合により
決まり低くなる。しかも、側面の接合によって、エミ’
lり・ベース間の接合容量が生じる。
ベース抵抗を低くするためにP−拡散層6の不純物濃度
を高くした場合、第2図に示すP−拡散層Bの拡散深さ
が深くなり、ベース巾が広くなってし甘う) (2)N+拡散層8の側面KP−拡散層6が接している
ため、エミッタ・ベース間の逆耐圧が側面の接合により
決まり低くなる。しかも、側面の接合によって、エミ’
lり・ベース間の接合容量が生じる。
(3)P−拡散層6を形成した後、N+拡散層8を形成
するため、P−拡散層6の拡散が進み、活性ベースの不
純物濃度が低下し、活性ベース抵抗が高くなり、ベース
巾も広くなる。
するため、P−拡散層6の拡散が進み、活性ベースの不
純物濃度が低下し、活性ベース抵抗が高くなり、ベース
巾も広くなる。
(4)P−拡散層6を形成した後、N+拡散層8を形成
するので、第2図の如くN+拡散層A中KP−拡散層B
の不純物が高濃度に含まれる。
するので、第2図の如くN+拡散層A中KP−拡散層B
の不純物が高濃度に含まれる。
そのため、不純物コンペン七−ション効果でhFEが低
下する。
下する。
以上のように、第1図に示す従来の製造方法で形成した
バイポーラトランジスタには多くの問題があり、これら
により高速化が困難であ−・だ。
バイポーラトランジスタには多くの問題があり、これら
により高速化が困難であ−・だ。
発明の目的
本発明は、このような従来の問題に鑑み、こハらの問題
を解決した高速バイポーラトランジスタの製造方法を提
供することを目的とする。
を解決した高速バイポーラトランジスタの製造方法を提
供することを目的とする。
発明の構成
本発明は、半導体基板にエミ、りとなる第1の拡散層を
形成する工程と、前記第1の拡散層下に活性ベースとな
る第2の拡散層を形成する工程と、前記半導体基板上に
酸化防止膜を形成するT二枚と、前記酸化防止膜上にパ
ターン形成マスクを形成酸する工程と、前記パターン形
成マスクをマスクにして前記酸化防止膜及び前記第1の
拡散層をエツチングする工程と、前記パターン形成マス
クをマスクにして前記半導体基板にグラフトベースとな
る第3の拡散層を形成する工程と、前記パターン形成マ
スクを除去する工程と、前記酸化防止膜をマスクにして
酸化膜を形成する工程とを備えていることを特徴とする
ものである。以下、本発明を実施例を用いて詳しく説明
する。
形成する工程と、前記第1の拡散層下に活性ベースとな
る第2の拡散層を形成する工程と、前記半導体基板上に
酸化防止膜を形成するT二枚と、前記酸化防止膜上にパ
ターン形成マスクを形成酸する工程と、前記パターン形
成マスクをマスクにして前記酸化防止膜及び前記第1の
拡散層をエツチングする工程と、前記パターン形成マス
クをマスクにして前記半導体基板にグラフトベースとな
る第3の拡散層を形成する工程と、前記パターン形成マ
スクを除去する工程と、前記酸化防止膜をマスクにして
酸化膜を形成する工程とを備えていることを特徴とする
ものである。以下、本発明を実施例を用いて詳しく説明
する。
実施例の説明
(実施例1)
第3図に、本発明にかかるNPN形・くイボーラトラン
ジスタの第1の実施例を示す。
ジスタの第1の実施例を示す。
分離S iO2膜12が形成されたN形Si基板11に
イオン注入法で例えば砒素を注入し、エミッタとなる耐
拡散層13を形成する。次に、イオン注入法で例えばボ
ロンを注入し、活性ベースとなるP−拡散層14をN+
拡散層13下に形成する。
イオン注入法で例えば砒素を注入し、エミッタとなる耐
拡散層13を形成する。次に、イオン注入法で例えばボ
ロンを注入し、活性ベースとなるP−拡散層14をN+
拡散層13下に形成する。
このトキ、ボロンのイオン注入の際、ボロンイオンの射
影飛程(Rp)がN+拡散層13の底面付近になるよう
なエネルギーで注入する。その後、酸化防止膜例えばS
i3N4膜15を形成する(第3図a)0 次に、パターン形成マスク16(例えば、ホトレジスト
膜などの樹脂膜あるいはA1膜など)を形成した後、3
13N 4膜16をエツチングするOその後、パターン
形成マスク16をマスクにして、N+拡散層13を選択
的K例えば弗酸と硝酸と酢酸からなる混合液を用いてエ
ツチングする(第3図b)。このとき、N+拡散層13
をサイドエッチしても良い。
影飛程(Rp)がN+拡散層13の底面付近になるよう
なエネルギーで注入する。その後、酸化防止膜例えばS
i3N4膜15を形成する(第3図a)0 次に、パターン形成マスク16(例えば、ホトレジスト
膜などの樹脂膜あるいはA1膜など)を形成した後、3
13N 4膜16をエツチングするOその後、パターン
形成マスク16をマスクにして、N+拡散層13を選択
的K例えば弗酸と硝酸と酢酸からなる混合液を用いてエ
ツチングする(第3図b)。このとき、N+拡散層13
をサイドエッチしても良い。
次に、パターン形成マスク16をイオン注入マスクにし
て、グラフトベースとなるP+拡散層17をイオン注入
法で例えばボロンを注入して形成する(第3図C)。
て、グラフトベースとなるP+拡散層17をイオン注入
法で例えばボロンを注入して形成する(第3図C)。
次に、パターン形成マスク16を除去した後、513N
4膜16を酸化防止マスクにしてS h O2膜18を
形成する(第3図d)。このときの酸化温度は、N+拡
散層13、P−拡散層14及びP+拡散層17の拡散が
進まないように低温で例えば高圧酸化法を用いて行なう
と良い。
4膜16を酸化防止マスクにしてS h O2膜18を
形成する(第3図d)。このときの酸化温度は、N+拡
散層13、P−拡散層14及びP+拡散層17の拡散が
進まないように低温で例えば高圧酸化法を用いて行なう
と良い。
次K、ホトエツチング技術によりベースコンタクト窓を
形成した後、各電極・(ターフ19を形成すれば、第3
図0の如き構造のNPN形・くイポーラトランジスタが
得られる。
形成した後、各電極・(ターフ19を形成すれば、第3
図0の如き構造のNPN形・くイポーラトランジスタが
得られる。
上記第3図(e)に示すY−Y′断面領域の不純物濃度
分布を第4図に示す。第4図において、Dは耐拡散層1
3(エミッタ)、EはP−拡散114(活性ベース)、
FはN形St基板11(コレクタ)の不純物濃度分布で
ある。
分布を第4図に示す。第4図において、Dは耐拡散層1
3(エミッタ)、EはP−拡散114(活性ベース)、
FはN形St基板11(コレクタ)の不純物濃度分布で
ある。
(実施例2)
次に1本発明KかかるNPN形バイポーラトランジスタ
の第2の実施例を第6図に示す。
の第2の実施例を第6図に示す。
第3図(、)から第3図(d)と同様な製造方法により
第3図(d)の如き構造を得る。
第3図(d)の如き構造を得る。
次に、5i31’J4膜15を除去した後、Si基板1
1上に半導体膜例えばPo1ySi膜2oを形成する。
1上に半導体膜例えばPo1ySi膜2oを形成する。
その後、所望のホトレジストパターン21を形成した後
、ホトレジストパターン21をエツチングマスクにして
例えば異方性ドライエッチによりPo1ySi膜20を
エツチングする(第5図a)。
、ホトレジストパターン21をエツチングマスクにして
例えば異方性ドライエッチによりPo1ySi膜20を
エツチングする(第5図a)。
次K、ホトレジストパターン21を除去した後、Po1
ySi膜2oに例えばイオン注入法で砒素を注入し、N
+ ドープドPo1ySi膜20Aを形成する(第5図
b)。
ySi膜2oに例えばイオン注入法で砒素を注入し、N
+ ドープドPo1ySi膜20Aを形成する(第5図
b)。
次に、ホトエツチング技術によりベースコンタクト窓を
形成した後、各電極・2ターン19を形成すれば、第6
図(C)の如き構造のNPN形・2イボーラトランジス
タが得られる。
形成した後、各電極・2ターン19を形成すれば、第6
図(C)の如き構造のNPN形・2イボーラトランジス
タが得られる。
(実施例3)
次に本発明にかかるNPN形ノ(イボーラトランジスタ
の第3の実施例を第6図に示すO第3図(a)から第3
図(d)と同様な製造方法により第3図(d)の如き構
造を得る。
の第3の実施例を第6図に示すO第3図(a)から第3
図(d)と同様な製造方法により第3図(d)の如き構
造を得る。
次K、第5図(a)と同様な製造方法でホトレジストパ
ターン21によりPo1ySi膜20のノ(ターンを形
成する。その後、ホトレジスト・ζターン21をマスク
にしてイオン注入法で例えばボロンをY4゛入し、グラ
フトベースとなるP+1拡散層22を形成する(第6図
8)。
ターン21によりPo1ySi膜20のノ(ターンを形
成する。その後、ホトレジスト・ζターン21をマスク
にしてイオン注入法で例えばボロンをY4゛入し、グラ
フトベースとなるP+1拡散層22を形成する(第6図
8)。
次K、ホトレジストパターン21を除去した後、Po1
ySi膜20に例えばイオン注入法で砒素を注入し、N
+ドープドPo1ySi膜20Aを形成1′る6゜その
後、ホトエツチング技術によりベースコンタクト窓を形
成した後、各電極・ζターフ19を形成すれげ、第6図
[有])の如き構造のNPN形バイポーラトランジスタ
が得られる。
ySi膜20に例えばイオン注入法で砒素を注入し、N
+ドープドPo1ySi膜20Aを形成1′る6゜その
後、ホトエツチング技術によりベースコンタクト窓を形
成した後、各電極・ζターフ19を形成すれげ、第6図
[有])の如き構造のNPN形バイポーラトランジスタ
が得られる。
(実施例4)
次に、本発明にかかるNPN形バイポーラトランジスタ
の第4の実施例を第7図に示す。
の第4の実施例を第7図に示す。
分離S IO2膜32が形成されたN形Si基板31に
イオン注入法で例えば砒素を注入し、エミ、りとなるN
+拡散層33を所望の領域に形成する。
イオン注入法で例えば砒素を注入し、エミ、りとなるN
+拡散層33を所望の領域に形成する。
次に、イオン注入法で例えばボロンを注入し、活性ベー
スとなるP−拡散層34をN+拡散層33下に形成する
。このとき、ボロンのイオン注入の際・ボロンイオンの
射影飛程(Rp)がN+拡散層33の底面付近江なるよ
うなエネルギーで注入する。その後、酸化防止膜例えば
513N4膜35を形成する(第7図a)。
スとなるP−拡散層34をN+拡散層33下に形成する
。このとき、ボロンのイオン注入の際・ボロンイオンの
射影飛程(Rp)がN+拡散層33の底面付近江なるよ
うなエネルギーで注入する。その後、酸化防止膜例えば
513N4膜35を形成する(第7図a)。
次に、所望のパターン形成マスク36(例えば、ホトレ
ジスト膜などの樹脂膜あるいはへ2膜など)を形成した
後、Si3N4膜35をエツチングする。
ジスト膜などの樹脂膜あるいはへ2膜など)を形成した
後、Si3N4膜35をエツチングする。
その後、パターン形成マスク36をマスクにして、N+
拡散層33を選択的に例えば弗酸と硝酸と酢酸からなる
混合液を用いてエツチングする(第7図b)。このとき
、N+拡散層33をサイドエッチしても良い。
拡散層33を選択的に例えば弗酸と硝酸と酢酸からなる
混合液を用いてエツチングする(第7図b)。このとき
、N+拡散層33をサイドエッチしても良い。
次に、パターン形成マスク36をイオンff人マスクに
して、第1のグラフトベースとなるP4拡散層37をイ
オン注入法で例えばボロンを注入して形成する(第7図
C)。
して、第1のグラフトベースとなるP4拡散層37をイ
オン注入法で例えばボロンを注入して形成する(第7図
C)。
次に、パターン形成マスク36を除去した後、Si3N
4膜36を酸化防止マスクにしてS 102膜38を形
成する(第7図d)。このときの酸化温度は、N+拡散
層33、P−拡散層34及びP4拡散層37の拡散が進
まないように低温で例えば高圧酸化法を用いて行なうと
良い。
4膜36を酸化防止マスクにしてS 102膜38を形
成する(第7図d)。このときの酸化温度は、N+拡散
層33、P−拡散層34及びP4拡散層37の拡散が進
まないように低温で例えば高圧酸化法を用いて行なうと
良い。
次に、N+拡散層33上に所望のホトレジストパターン
39を形成する。その後、ホトレジス]・パターン39
をマスクにしてイオン注入法で例えばボロンを注入し、
第2のグラフトベルストナルP++拡散層4oを形成す
る(第7図e)。
39を形成する。その後、ホトレジス]・パターン39
をマスクにしてイオン注入法で例えばボロンを注入し、
第2のグラフトベルストナルP++拡散層4oを形成す
る(第7図e)。
次に、513N4膜35を除去した後、各電極パターン
41を形成すれば、第7図(1)の如き構造のNPN形
バイポーラトランジスタが得られる。
41を形成すれば、第7図(1)の如き構造のNPN形
バイポーラトランジスタが得られる。
(実施例6)
次に、本発明にかかるNPN形バイポーラトランジスタ
の第6の実施例を第8図に示す。
の第6の実施例を第8図に示す。
第7図(−)から第7図(d)と同様な製造方法により
第7図(d)の如き構造を得る。
第7図(d)の如き構造を得る。
次間、Si3N4膜36を除去した後、Si基板31上
に半導体膜例えばPo1y S i膜42を形成する。
に半導体膜例えばPo1y S i膜42を形成する。
その後、所望のホトレジストパターン43を形成しfc
後、ホトレジストパターン43をエツチングマスクにし
て例えば異方性ドライエツチングによりPo1ySj膜
42をエツチングする。その後、ホトレジストパターン
43をマスクにしてイオン注入法で例えばボロンを注入
し、グラフトベースとなるP+1拡散層40を形成する
(第8図a)。
後、ホトレジストパターン43をエツチングマスクにし
て例えば異方性ドライエツチングによりPo1ySj膜
42をエツチングする。その後、ホトレジストパターン
43をマスクにしてイオン注入法で例えばボロンを注入
し、グラフトベースとなるP+1拡散層40を形成する
(第8図a)。
次に、ホトレジストパターン43を除去した後、グラフ
トベース領域カバーマスクのホトレジストパターン44
を形成する。その後、ホトレジストパターン44をイオ
ン注入マスクにして、Po1ySi膜42に例えば砒素
を注入し、N+ ドープドPo1ySi膜42Aを形成
する(第8図b)1、次に、ホトレジストパターン44
を除去した後、各電極パターン41を形成すれば、第8
図(c)の如き構造のNPN形バイポーラトランジスタ
が?!Iられる。
トベース領域カバーマスクのホトレジストパターン44
を形成する。その後、ホトレジストパターン44をイオ
ン注入マスクにして、Po1ySi膜42に例えば砒素
を注入し、N+ ドープドPo1ySi膜42Aを形成
する(第8図b)1、次に、ホトレジストパターン44
を除去した後、各電極パターン41を形成すれば、第8
図(c)の如き構造のNPN形バイポーラトランジスタ
が?!Iられる。
以上の実施例では、NPN形バイポーラトラ/ジスタを
用いて説明しだが、同様な方法でPNPN式形ポーラト
ランジスタも形成することができる。また、Si基板を
用いて説明したが、Si基板中にコレクタとなる埋込拡
散層を形成した後、エピタキシャル層を形成し、エビタ
キ/ヤル層に同様な製造方法で形成しても良い。
用いて説明しだが、同様な方法でPNPN式形ポーラト
ランジスタも形成することができる。また、Si基板を
用いて説明したが、Si基板中にコレクタとなる埋込拡
散層を形成した後、エピタキシャル層を形成し、エビタ
キ/ヤル層に同様な製造方法で形成しても良い。
丑だ、第2.第3及び第6の実施例では、ノンドープド
Po1ySi膜のパターンを形成した後、イオン注入で
砒素を注入してN+ ドープドPo1ySi膜にしたが
、ノンドープドPo1ySi膜2oを形成後、イオン注
入で砒素を注入してN+ドープドPo1ySi膜2OA
にし、その後、N+ドープドPo1ySi膜2oAのパ
ターンを形成しても良い。あるいV」、CVD法でN+
ドープドPo1ySi膜2OAを形成しだ後、N+ドー
プドPo1ySi膜2OAのパターンを形成しても良い
。
Po1ySi膜のパターンを形成した後、イオン注入で
砒素を注入してN+ ドープドPo1ySi膜にしたが
、ノンドープドPo1ySi膜2oを形成後、イオン注
入で砒素を注入してN+ドープドPo1ySi膜2OA
にし、その後、N+ドープドPo1ySi膜2oAのパ
ターンを形成しても良い。あるいV」、CVD法でN+
ドープドPo1ySi膜2OAを形成しだ後、N+ドー
プドPo1ySi膜2OAのパターンを形成しても良い
。
発明の効果
以上の本発明によれば、次のような効果が得られる。
第1の実施例によれば、
(1)N+拡散層13の近傍に自己整合的にP+拡散層
1了が形成されるため、N+拡散層13と戸拡散層17
間のP−拡散層14の巾が狭く形成できる。従って、ペ
ース抵抗となるN+拡散層13と戸拡散層17間の抵抗
を低減することができる。
1了が形成されるため、N+拡散層13と戸拡散層17
間のP−拡散層14の巾が狭く形成できる。従って、ペ
ース抵抗となるN+拡散層13と戸拡散層17間の抵抗
を低減することができる。
(2)N+拡散層13の側面にはS 102膜18が形
成されているため、エミッタ・ベース間の逆耐圧はN+
拡散層13とP〜拡散層14とで決捷るので高くなる。
成されているため、エミッタ・ベース間の逆耐圧はN+
拡散層13とP〜拡散層14とで決捷るので高くなる。
また、エミ、り・ベース間の接合容量も低減できる。
(3)N+拡散層13を形成した後、P〜拡散層14を
形成するため、イオン注入したボロンが活性化するため
の熱処理を施せば良いので、注入時の不純物濃度分布よ
り拡散が進むことがなく、ベース中を狭く形成すること
ができる。しかも、イオン注入の際、第4図の如くポロ
ンイオンの射影飛a(Rp)がN+拡散層りの底面付近
になるようなエネルギーで注入するので、ベース抵抗を
低減することができる。
形成するため、イオン注入したボロンが活性化するため
の熱処理を施せば良いので、注入時の不純物濃度分布よ
り拡散が進むことがなく、ベース中を狭く形成すること
ができる。しかも、イオン注入の際、第4図の如くポロ
ンイオンの射影飛a(Rp)がN+拡散層りの底面付近
になるようなエネルギーで注入するので、ベース抵抗を
低減することができる。
(4)第4図の如く、エミッタであるN+拡散層り中に
含まれるP−拡散層Eの不純物が低減されるので、不純
物コンベンセーフgン効果にょるhFE の低下を低減
できる。
含まれるP−拡散層Eの不純物が低減されるので、不純
物コンベンセーフgン効果にょるhFE の低下を低減
できる。
第2の実施例によれば、第1の実施例の効果の他に、N
+ドープドPo1ySi膜2OAを形成するため、 (5)電極19のP−拡散層14への突き抜けを防止す
ることができる。
+ドープドPo1ySi膜2OAを形成するため、 (5)電極19のP−拡散層14への突き抜けを防止す
ることができる。
(6) エミッタ注入効率が高くなり、hFE を高く
することができる。
することができる。
第3の実施例によれば、第2の実施例の効果の他に、p
+ +拡散層22を形成するため、グラフトベース抵
抗をさらに低くするととができる。
+ +拡散層22を形成するため、グラフトベース抵
抗をさらに低くするととができる。
(8)P−拡散層14、P+拡散層17、P+1拡散層
22と順に拡散深さが深く階段状になるため、エツジへ
の電流の集中が緩和され、ベース・コレクタ間の逆耐圧
を高くする仁とができる。
22と順に拡散深さが深く階段状になるため、エツジへ
の電流の集中が緩和され、ベース・コレクタ間の逆耐圧
を高くする仁とができる。
第4の実施例によれば、第1の実施例と同様な効果の他
に、 (9) P++拡散層40を形成するため、クラフトベ
ース抵抗がさらに低くすることができる。
に、 (9) P++拡散層40を形成するため、クラフトベ
ース抵抗がさらに低くすることができる。
00 P−拡散層34、P+拡散層37、p + +拡
散層4oと順に拡散深さが深く階段状になるため、エツ
ジへの電流の集中が緩和され、ベース・コレクタ間の逆
耐圧を高くすることができる。
散層4oと順に拡散深さが深く階段状になるため、エツ
ジへの電流の集中が緩和され、ベース・コレクタ間の逆
耐圧を高くすることができる。
OI)各コンタクトを自己整合的に形成することができ
る。
る。
第6の実施例によれば、第4の実施例の効果の他に、N
+ドープドPo1ySi膜42Aを形成するため、 (2) 電極41のP′″拡散層34への突き抜けを防
止することができる。
+ドープドPo1ySi膜42Aを形成するため、 (2) 電極41のP′″拡散層34への突き抜けを防
止することができる。
03 エミッタ注入効率が高くなり、hFE を高くす
ることができる。
ることができる。
以上の如く、本発明はペース抵抗を低く、月つ、ベース
i+を狭く形成することができ、しかも、接合容量も低
減することができるため、バイポーラトランジスタの高
速化に大きく寄与するものである0
i+を狭く形成することができ、しかも、接合容量も低
減することができるため、バイポーラトランジスタの高
速化に大きく寄与するものである0
第1図(8)〜(d)は従来のNPN形バイポーラトラ
ンジスタの製造工程断面図、第2図は第1図(d+のx
−x’ 断面領域の不純物濃度分布、第3図(a)〜(
e)は本発明にかかる第1の実施例のNPN形バイポー
ラトランジスタの製造工程断面図、第4図は第3図(、
)のY −Y’ 断面領域の不純物#度分布、第5図(
a)〜(C)は本発明にかかる第2の実施例のNPN形
バイポーラトランジスタの製造工程断面図、第6図ば(
a)、−Il(b)は本発明にかかる第3の実施例のN
PN形バイポーラトランジスタの製造T稈断面図、第7
図(−)〜(f)は本発明にかかる第4の実施例のNP
N形バイポーラトラ/ジスタの製造丁程断面図、第8図
体)〜(C)は本発明にかかる第6の実施例のNPN形
バイポーラトランジスタの製造工程断面図である。 11.31・・・・・Si基板、12 、18 、32
。 38・・・・・S iO2膜、14.34・・・・・・
P−拡散層、17.37・・・・・・1拡散層、22.
40・・・・・p++拡散層、13.33・・・・・・
N+拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 Δ 6 第3 第2図 9QA 7413/、5 第3図 第4図 :#飯濯さ 第5図 ?l 第6図 1 第 7CA 333i )6 第7図 3デ
ンジスタの製造工程断面図、第2図は第1図(d+のx
−x’ 断面領域の不純物濃度分布、第3図(a)〜(
e)は本発明にかかる第1の実施例のNPN形バイポー
ラトランジスタの製造工程断面図、第4図は第3図(、
)のY −Y’ 断面領域の不純物#度分布、第5図(
a)〜(C)は本発明にかかる第2の実施例のNPN形
バイポーラトランジスタの製造工程断面図、第6図ば(
a)、−Il(b)は本発明にかかる第3の実施例のN
PN形バイポーラトランジスタの製造T稈断面図、第7
図(−)〜(f)は本発明にかかる第4の実施例のNP
N形バイポーラトラ/ジスタの製造丁程断面図、第8図
体)〜(C)は本発明にかかる第6の実施例のNPN形
バイポーラトランジスタの製造工程断面図である。 11.31・・・・・Si基板、12 、18 、32
。 38・・・・・S iO2膜、14.34・・・・・・
P−拡散層、17.37・・・・・・1拡散層、22.
40・・・・・p++拡散層、13.33・・・・・・
N+拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 Δ 6 第3 第2図 9QA 7413/、5 第3図 第4図 :#飯濯さ 第5図 ?l 第6図 1 第 7CA 333i )6 第7図 3デ
Claims (4)
- (1)半導体基板の一主面上にエミッタとなる第1の拡
散層を所望の領域に形成する工程と、前記第1の拡散層
下に活性ベースとなる第2の拡散層を形成する工程と、
前記半導体基板上に酸化防止膜を形成する工程と、前記
酸化防止膜上に所望のパターン形成マスクを形成する工
程と、前記パターン形成マスクをマスクにして前記酸化
防止膜及び前記第1の拡散層をエツチングする工程と、
前記パターン形成マスクをマスクにして前記半導体基板
にグラフトベースとなる第3の拡散層を形成する工程と
、前記パターン形成マスクを除去する工程と、前記酸化
防止膜をマスクにして酸化膜を形成する工程とを備えて
いることを特徴とする半導体装置の製造方法。 - (2)酸化防止膜をマスクにして酸化膜を形成した後、
前記酸化防止膜を除去する工程と、前記半導体膜上に所
望のホトレジストパターンを形成する工程と、前記ホト
レジストパターンをマスクにして前記半導体膜を工、チ
ングする工程とを備えていることを特徴とする特許請求
の範囲第1項に記載の半導体装置の製造方法。 - (3) ホトレジストパターンをマスクにして半導体膜
をエツチング後、前記ホトレジストパターンをマスクに
してグラフトベースとなる第4の拡散層を形成する工程
を備えていることを特徴とする特許請求の範囲第2項に
記載の半導体装置の製造方法。 - (4)酸化防止膜をマスクにして酸化膜を形成した後、
半導体基板上に所望のホトレジストパターンを形成する
工程と、前記ホトレジストパターンをマスクにしてグラ
フトベースとなる第4の拡散層を形成する工程とを備え
ていることを特徴とする特許請求の範囲第1項に記載の
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9232984A JPS60236263A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9232984A JPS60236263A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60236263A true JPS60236263A (ja) | 1985-11-25 |
Family
ID=14051348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9232984A Pending JPS60236263A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60236263A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62295458A (ja) * | 1986-05-19 | 1987-12-22 | Sanyo Electric Co Ltd | スイツチ回路 |
-
1984
- 1984-05-09 JP JP9232984A patent/JPS60236263A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62295458A (ja) * | 1986-05-19 | 1987-12-22 | Sanyo Electric Co Ltd | スイツチ回路 |
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