JP2654536B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
ラテラルPNPトランジスタおよびその製造方法に関す
る。
ラテラルPNPトランジスタおよびその製造方法に関す
る。
【0002】
【従来の技術】従来技術としてラテラルPNPトランジ
スタの製造方法を図5を用いて説明する。尚、ラテラル
PNPトランジスタはNPNトランジスタを作り込むと
同時に形成するが、NPNトランジスタの工程と重複す
る場合に限りその事を明記する。
スタの製造方法を図5を用いて説明する。尚、ラテラル
PNPトランジスタはNPNトランジスタを作り込むと
同時に形成するが、NPNトランジスタの工程と重複す
る場合に限りその事を明記する。
【0003】まず図5Aに示す如く、半導体基板1上に
写真食刻法を用いてイオン注入に対するマスク材3を形
成した後、イオン注入法,熱拡散法を用いてヒ素等でN
+ 型埋込層2を形成する。その後、図5Bに示す如くN
型エピタキシャル層4を成長する。高周波,高速用NP
Nトランジスタの場合例えば約1.7μm成長するた
め、ラテラルPNPトランジスタのN型エピタキシャル
層4を同じ膜厚となる。
写真食刻法を用いてイオン注入に対するマスク材3を形
成した後、イオン注入法,熱拡散法を用いてヒ素等でN
+ 型埋込層2を形成する。その後、図5Bに示す如くN
型エピタキシャル層4を成長する。高周波,高速用NP
Nトランジスタの場合例えば約1.7μm成長するた
め、ラテラルPNPトランジスタのN型エピタキシャル
層4を同じ膜厚となる。
【0004】次に図5Cに示す如く、加圧酸化法により
フィールド酸化膜5を形成後、気相成長法等により絶縁
膜6を形成する。当該絶縁膜は例えば窒化膜である。し
かる後、写真食刻法によりベース開口部7aを形成した
後、イオン注入法によりN+型引出し層8を形成する。
この時、NPNトランジスタのN型コレクタ引出し層も
同時に形成される。例えば燐等をイオン注入する。
フィールド酸化膜5を形成後、気相成長法等により絶縁
膜6を形成する。当該絶縁膜は例えば窒化膜である。し
かる後、写真食刻法によりベース開口部7aを形成した
後、イオン注入法によりN+型引出し層8を形成する。
この時、NPNトランジスタのN型コレクタ引出し層も
同時に形成される。例えば燐等をイオン注入する。
【0005】次に図5Dに示す如く、写真食刻法により
エミッタ開孔部7b、コレクタ開孔部7cを形成した
後、イオン注入法によりP+ 型エミッタ層9b,P+ 型
コレクタ層9cを形成する。この時、NPNトランジス
タのP+ 型ベースコンタクト層も同時に形成される。こ
の時、例えばボロン等をイオン注入する。
エミッタ開孔部7b、コレクタ開孔部7cを形成した
後、イオン注入法によりP+ 型エミッタ層9b,P+ 型
コレクタ層9cを形成する。この時、NPNトランジス
タのP+ 型ベースコンタクト層も同時に形成される。こ
の時、例えばボロン等をイオン注入する。
【0006】次に図5Eに示す如く、アニール、例えば
N2 雰囲気中で900℃,40分行う。当該アニールに
より、例えばP+ 型エミッタ層9b,P+ 型コレクタ層
9cの接合深さは約0.2μmとなる。N型エピタキシ
ャル層4の膜厚はN+ 型埋込層2aのせり上り等により
エミッタ直下の埋込層までの距離x=0.8μmとな
る。
N2 雰囲気中で900℃,40分行う。当該アニールに
より、例えばP+ 型エミッタ層9b,P+ 型コレクタ層
9cの接合深さは約0.2μmとなる。N型エピタキシ
ャル層4の膜厚はN+ 型埋込層2aのせり上り等により
エミッタ直下の埋込層までの距離x=0.8μmとな
る。
【0007】次に写真食刻法,エッチング方を用いてフ
ィールド酸化膜5,絶縁膜6を開孔し、その後ベース電
極10a,エミッタ電極10b,コレクタ電極10cを
形成する。電極はAl,Au等であり、バリアメタル等
を使用する場合もある。ベース幅WB は耐圧の関係によ
りWB ≧1.0μm程度である。WB <1.0μmの場
合、パンチスルー等を生じるため満足な動作は得られな
い。
ィールド酸化膜5,絶縁膜6を開孔し、その後ベース電
極10a,エミッタ電極10b,コレクタ電極10cを
形成する。電極はAl,Au等であり、バリアメタル等
を使用する場合もある。ベース幅WB は耐圧の関係によ
りWB ≧1.0μm程度である。WB <1.0μmの場
合、パンチスルー等を生じるため満足な動作は得られな
い。
【0008】又、第二の従来技術として特開平1−93
168号公報を図6に示す。N型エピタキシャル層4を
エッチングし凹部を形成した後、N+ 型ベース層9a,
P+型コレクタ層9cを形成する。
168号公報を図6に示す。N型エピタキシャル層4を
エッチングし凹部を形成した後、N+ 型ベース層9a,
P+型コレクタ層9cを形成する。
【0009】第三の従来技術として、特開昭64−81
363号公報を図7に示す。ヒ素,アンチモン等をN+
型埋込層2aを形成した後、これらより拡散係数の大き
い燐等で他のN+ 型埋込層を形成し、しかる後N型エピ
タキシャル層4を形成すると凸型のN+ 型埋込層2bが
形成される。
363号公報を図7に示す。ヒ素,アンチモン等をN+
型埋込層2aを形成した後、これらより拡散係数の大き
い燐等で他のN+ 型埋込層を形成し、しかる後N型エピ
タキシャル層4を形成すると凸型のN+ 型埋込層2bが
形成される。
【0010】さらに、第四の従来技術として特開昭63
−76373号公報を図8に示す。P型コレクタ層9c
の直下となる半導体基板1の部分をエッチングし、その
後、熱拡散等によりN+型埋込層2a,凹型のN+ 型埋
込層2cを形成する。
−76373号公報を図8に示す。P型コレクタ層9c
の直下となる半導体基板1の部分をエッチングし、その
後、熱拡散等によりN+型埋込層2a,凹型のN+ 型埋
込層2cを形成する。
【0011】
【発明が解決しようとする課題】上述した図5の従来技
術の半導体装置は図5EよりWB ≧1.0μm,x=
0.8μmよりW B >xとなり、P+ 型エミッタ層9b
から注入されたキャリアはP+ 型コレクタ層9cに捕獲
されず、N+ 型埋込層2aと再結合するためベース輸送
効率が低下し、hFEは約10〜20となりこれより高い
hFEが得られないという欠点があった。尚、N型エピタ
キシャル層4の膜厚を厚くしてWB <xとするとラテラ
ルPNPトランジスタと同時に形成されるNPNトラン
ジスタの高周波,高速性が損なわれる。又、P+ 型コレ
クタ層9とN+ 型埋込層2aとの距離が短いため耐圧
(BVCBO )が小さくなるという欠点がある。
術の半導体装置は図5EよりWB ≧1.0μm,x=
0.8μmよりW B >xとなり、P+ 型エミッタ層9b
から注入されたキャリアはP+ 型コレクタ層9cに捕獲
されず、N+ 型埋込層2aと再結合するためベース輸送
効率が低下し、hFEは約10〜20となりこれより高い
hFEが得られないという欠点があった。尚、N型エピタ
キシャル層4の膜厚を厚くしてWB <xとするとラテラ
ルPNPトランジスタと同時に形成されるNPNトラン
ジスタの高周波,高速性が損なわれる。又、P+ 型コレ
クタ層9とN+ 型埋込層2aとの距離が短いため耐圧
(BVCBO )が小さくなるという欠点がある。
【0012】図6,図7,図8に示した例も同様にWB
>xのため高いh FE は得られないという欠点がある。
>xのため高いh FE は得られないという欠点がある。
【0013】図6および図7の例ではP+ 型コレクタ層
9cとN+ 型埋込層2a,凸型のN+ 型埋込層2bとの
距離が短いため耐圧(BVCBO )が小さくなるという欠
点がある。
9cとN+ 型埋込層2a,凸型のN+ 型埋込層2bとの
距離が短いため耐圧(BVCBO )が小さくなるという欠
点がある。
【0014】
【課題を解決するための手段】本発明は、N + 型埋込層
上のN型エピタキシャル層にP型エミッタ拡散層及びP
型コレクタ拡散層が形成されたラテラルPNPトランジ
スタにおいて、N + 型埋込層が凹部と凸部を有し、当該
凹部はP型エミッタ拡散層及びP型コレクタ拡散層の下
方に位置していることを特徴とする。また、P型エミッ
タ拡散層とN+型埋込層の距離よりもベース幅が短いこ
とを特徴とする。
上のN型エピタキシャル層にP型エミッタ拡散層及びP
型コレクタ拡散層が形成されたラテラルPNPトランジ
スタにおいて、N + 型埋込層が凹部と凸部を有し、当該
凹部はP型エミッタ拡散層及びP型コレクタ拡散層の下
方に位置していることを特徴とする。また、P型エミッ
タ拡散層とN+型埋込層の距離よりもベース幅が短いこ
とを特徴とする。
【0015】また、上記N+ 型埋込層の形成工程におい
て、薄い絶縁層と厚い絶縁層を通して、同時にイオン注
入する工程を有することを特徴とする製造方法が得られ
る。
て、薄い絶縁層と厚い絶縁層を通して、同時にイオン注
入する工程を有することを特徴とする製造方法が得られ
る。
【0016】
【実施例】〔第1の実施例〕 次に本発明による半導体装置の製造方法の第1の実施例
を図面を参照して説明する。図2Aに示す如く、半導体
基板1上に凹凸のあるイオン注入に対するマスク材3を
熱酸化法,気相成長法及びエッチング法で形成する。そ
の後、イオン注入法,エピタキシャル成長等を行う事に
より図2Bに示す如く、N+ 型埋込層2a,凹型のN型
埋込層2cが形成される。この時、前記マスク材3の凸
部は他の部分に比べ、イオン注入法により半導体基板1
中の濃度は低くなる。このためN型エピタキシャル層4
を成長する際、濃度の高いN+ 型埋込層2aのせり上り
は大きく、濃度の低い凹型のN型埋込層2cのせり上り
は小さい。イオン注入法の代りに熱拡散法を用いても同
様な結果が得られる。
を図面を参照して説明する。図2Aに示す如く、半導体
基板1上に凹凸のあるイオン注入に対するマスク材3を
熱酸化法,気相成長法及びエッチング法で形成する。そ
の後、イオン注入法,エピタキシャル成長等を行う事に
より図2Bに示す如く、N+ 型埋込層2a,凹型のN型
埋込層2cが形成される。この時、前記マスク材3の凸
部は他の部分に比べ、イオン注入法により半導体基板1
中の濃度は低くなる。このためN型エピタキシャル層4
を成長する際、濃度の高いN+ 型埋込層2aのせり上り
は大きく、濃度の低い凹型のN型埋込層2cのせり上り
は小さい。イオン注入法の代りに熱拡散法を用いても同
様な結果が得られる。
【0017】次工程以降は、前述した従来技術図5C〜
図5Eの工程と同一のため省略する。最終的には図1に
示す通りとなる。
図5Eの工程と同一のため省略する。最終的には図1に
示す通りとなる。
【0018】この時xはN+ 型埋込層2a,凹型のN型
埋込層2cを形成する際のイオン注入のドーズ量等で制
御でき、W B <xが可能となる。
埋込層2cを形成する際のイオン注入のドーズ量等で制
御でき、W B <xが可能となる。
【0019】〔第2の実施例〕図3に第2の実施例を示
す一工程を示す。図3に示す如く、半導体基板1上に写
真食刻法を用いてイオン注入に対するマスク材3を形成
した後、イオン注入法を用い半導体基板1の表面から深
い部分にイオン注入された不純物高濃度のピークがくる
ようにする。例えばピークが約0.08μmになるよう
にイオン注入エネルギーを決める。前記ピークは通常の
約2倍の深さである。
す一工程を示す。図3に示す如く、半導体基板1上に写
真食刻法を用いてイオン注入に対するマスク材3を形成
した後、イオン注入法を用い半導体基板1の表面から深
い部分にイオン注入された不純物高濃度のピークがくる
ようにする。例えばピークが約0.08μmになるよう
にイオン注入エネルギーを決める。前記ピークは通常の
約2倍の深さである。
【0020】次工程以降は第1の実施例と同一のため省
略する最終的には図4に示す通りである。
略する最終的には図4に示す通りである。
【0021】
【発明の効果】以上説明したように本発明は高周波,高
速用NPNトランジスタを同時に作る際のラテラルPN
Pトランジスタにおいて、WB <xが可能となりベース
輸送効率が向上され高いhFEが得られるという効果があ
る。
速用NPNトランジスタを同時に作る際のラテラルPN
Pトランジスタにおいて、WB <xが可能となりベース
輸送効率が向上され高いhFEが得られるという効果があ
る。
【0022】P+ 型コレクタ層9cと凹型のN型埋込層
2cとの距離が長いため耐圧(BVCBO )が大きくなる
という効果がある。
2cとの距離が長いため耐圧(BVCBO )が大きくなる
という効果がある。
【0023】凹型のN型埋込層2cは拡散の深さが浅い
ため抵抗が大きくなるが、N+ 型埋込層2aは深さが深
いため抵抗が小さくなる。ベース抵抗は上記2つの抵抗
の直列接続による。従って、N+ 型埋込層2aの深さ等
を制御する事により実用に耐えるベース抵抗に抑える事
ができる。
ため抵抗が大きくなるが、N+ 型埋込層2aは深さが深
いため抵抗が小さくなる。ベース抵抗は上記2つの抵抗
の直列接続による。従って、N+ 型埋込層2aの深さ等
を制御する事により実用に耐えるベース抵抗に抑える事
ができる。
【0024】第2の実施例を用いると深いN+ 型埋込層
2dによりさらにベース抵抗が小さくなるという効果が
ある。
2dによりさらにベース抵抗が小さくなるという効果が
ある。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す構造断面図。
【図2】本発明の第1の実施例の一工程を示す構造断面
図。
図。
【図3】本発明の第2の実施例の一工程を示す構造断面
図。
図。
【図4】本発明の第2の実施例を示す構造断面図。
【図5】従来の技術を示す構造断面図。
【図6】従来技術(特開平1−93168号公報)を示
す構造断面図。
す構造断面図。
【図7】従来技術(特開昭64−81363号公報)を
示す構造断面図。
示す構造断面図。
【図8】従来技術(特開昭63−76373号公報)を
示す構造断面図。
示す構造断面図。
1 P型半導体基板 2a N+ 型埋込層 2b 凸型のN+ 型埋込層 2c 凹型のN型埋込層 2d 深いN+ 型埋込層 3 イオン注入に対するマスク材 4 N型エピタキシャル層 5 フィールド酸化膜 6 絶縁膜 7a ベース開孔部 7b エミッタ開孔部 7c コレクタ開孔部 8 N+ 型引出し層 9a N+ 型ベース層 9b P+ 型エミッタ層 9c P+ 型コレクタ層 10a ベース電極 10b エミッタ電極 10c コレクタ電極
Claims (3)
- 【請求項1】 N + 型埋込層上のN型エピタキシャル層
にP型エミッタ拡散層及びP型コレクタ拡散層が形成さ
れたラテラルPNPトランジスタにおいて、前記N + 型
埋込層が凹部と凸部を有し、当該凹部は前記P型エミッ
タ拡散層及び前記P型コレクタ拡散層の下方に位置して
いることを特徴とする半導体装置。 - 【請求項2】 前記P型エミッタ拡散層、P型コレクタ
拡散層、N+ 型埋込層において、P型エミッタ拡散層及
びP型コレクタ拡散層とN+ 型埋込層の距離よりもベー
ス幅が短い事を特徴とする請求項1記載の半導体装置。 - 【請求項3】 N + 型埋込層上のN型エピタキシャル層
にP型エミッタ拡散層及びP型コレクタ拡散層が形成さ
れたラテラルPNPトランジスタの製造方法において、
凹部と凸部を有し、当該凹部が前記P型エミッタ拡散層
及び前記P型コレクタ拡散層の下方に位置しているN+
型埋込層の形成工程において、薄い絶縁膜と厚い絶縁膜
を通して、同時にイオン注入する工程を有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5318867A JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5318867A JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07176540A JPH07176540A (ja) | 1995-07-14 |
JP2654536B2 true JP2654536B2 (ja) | 1997-09-17 |
Family
ID=18103854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5318867A Expired - Fee Related JP2654536B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2654536B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101009402B1 (ko) * | 2008-11-07 | 2011-01-19 | 주식회사 동부하이텍 | 바이폴라 트랜지스터 및 그의 제조방법 |
-
1993
- 1993-12-20 JP JP5318867A patent/JP2654536B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07176540A (ja) | 1995-07-14 |
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---|---|---|---|
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