JPH0666325B2 - 凹状のエピタキシャル成長固有ベース領域を有する垂直バイポーラ・トランジスタ及びその製造方法 - Google Patents
凹状のエピタキシャル成長固有ベース領域を有する垂直バイポーラ・トランジスタ及びその製造方法Info
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- JPH0666325B2 JPH0666325B2 JP3301337A JP30133791A JPH0666325B2 JP H0666325 B2 JPH0666325 B2 JP H0666325B2 JP 3301337 A JP3301337 A JP 3301337A JP 30133791 A JP30133791 A JP 30133791A JP H0666325 B2 JPH0666325 B2 JP H0666325B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スに関するものであり、とりわけ、凹状のエピタキシャ
ル成長を施された固有のベース領域を含む垂直方向バイ
ポーラ・トランジスタに関するものである。
スに関するものであり、とりわけ、凹状のエピタキシャ
ル成長を施された固有のベース領域を含む垂直方向バイ
ポーラ・トランジスタに関するものである。
【０００２】
【従来の技術】垂直高性能バイポーラ・トランジスタの
製造時には、一般に、極めて浅い固有のベース領域を設
けることが望ましい。サブ・ミクロンの寸法範囲が望ま
しい、こうした浅い固有のベース領域によって、極めて
周波数の高い、すなわち、スイッチング速度がギガヘル
ツの範囲のトランジスタを製造することが可能になる。
製造時には、一般に、極めて浅い固有のベース領域を設
けることが望ましい。サブ・ミクロンの寸法範囲が望ま
しい、こうした浅い固有のベース領域によって、極めて
周波数の高い、すなわち、スイッチング速度がギガヘル
ツの範囲のトランジスタを製造することが可能になる。
【０００３】上述のトランジスタにおける固有のベース
領域は、気体拡散源または固体拡散源による拡散によっ
て、あるいは、イオン注入（Ｉ／Ｉ）によって形成され
るのが普通である。拡散は、制御を困難にしがちであ
り、望ましくない厚いベース領域を形成することになる
可能性がある。イオン注入は、拡散よりも制御しやすい
が、やはり、固有の限界を有している。とりわけ、ホウ
素（Ｂ）原子のイオン注入に関連し、注入領域の厚さ
は、２次チャネリング効果によって制限される。さら
に、拡散とイオン注入の両方とも、特に、浅いヘテロ接
合ベース領域、例えば、シリコン・ゲルマニウム（Ｓｉ
Ｇｅ）・ベース領域を備えたトランジスタに利用するの
が困難である。
領域は、気体拡散源または固体拡散源による拡散によっ
て、あるいは、イオン注入（Ｉ／Ｉ）によって形成され
るのが普通である。拡散は、制御を困難にしがちであ
り、望ましくない厚いベース領域を形成することになる
可能性がある。イオン注入は、拡散よりも制御しやすい
が、やはり、固有の限界を有している。とりわけ、ホウ
素（Ｂ）原子のイオン注入に関連し、注入領域の厚さ
は、２次チャネリング効果によって制限される。さら
に、拡散とイオン注入の両方とも、特に、浅いヘテロ接
合ベース領域、例えば、シリコン・ゲルマニウム（Ｓｉ
Ｇｅ）・ベース領域を備えたトランジスタに利用するの
が困難である。
【０００４】狭い固有のベース領域にトランジスタを製
造する場合に直面するもう１つの問題は、固有のベース
領域に対して信頼できる電気接続を可能にするという問
題である。こうした接続は、外因性ベース領域、すなわ
ち、固有の（すなわち、薄い活性）ベース領域のエッジ
と接触して配置された厚い多量にドープされた領域を用
いて行われるのが普通である。固有のベース領域の厚さ
が減少するにつれて、外因性ベース領域と固有のベース
領域との信頼できる結合が困難になる。こうした結合の
実施時に出くわす典型的な障害の１つは、外因性ベース
領域及びエミッタ領域が接合して、許容できないほど低
いベース・エミッタ降伏電圧を生じさせることになると
いう点である。
造する場合に直面するもう１つの問題は、固有のベース
領域に対して信頼できる電気接続を可能にするという問
題である。こうした接続は、外因性ベース領域、すなわ
ち、固有の（すなわち、薄い活性）ベース領域のエッジ
と接触して配置された厚い多量にドープされた領域を用
いて行われるのが普通である。固有のベース領域の厚さ
が減少するにつれて、外因性ベース領域と固有のベース
領域との信頼できる結合が困難になる。こうした結合の
実施時に出くわす典型的な障害の１つは、外因性ベース
領域及びエミッタ領域が接合して、許容できないほど低
いベース・エミッタ降伏電圧を生じさせることになると
いう点である。
【０００５】薄い固有のベース領域の形成に関連し、離
散的ドーピングを施した薄いエピタキシャルシリコン層
を形成する技術においては、低温で、超高真空の化学蒸
着（ＵＨＶ／ＣＶＤ）プロセスが周知のところである。
１９８６年３月２４日の Apple Phys. Lett. 48(12)、
７９７〜７９９頁における Meyerson, B. による "LowT
emperature Silicon Epitaxy by UltrahighVacuum/Chem
ical Vapor Deposition" 参照のこと。このプロセス
は、ＳｉＧｅ層だけでなく、いくつかの限定された構成
におけるトランジスタのベース領域を含む、各種デバイ
ス領域の形成にも利用されてきた。該プロセスは、比較
的欠陥のない薄い層をもたらすので、こうした目的に有
効である。しかし、このプロセスを用いて形成される固
有のベース領域は、外因性ベースとの接続がとりわけ困
難である。
散的ドーピングを施した薄いエピタキシャルシリコン層
を形成する技術においては、低温で、超高真空の化学蒸
着（ＵＨＶ／ＣＶＤ）プロセスが周知のところである。
１９８６年３月２４日の Apple Phys. Lett. 48(12)、
７９７〜７９９頁における Meyerson, B. による "LowT
emperature Silicon Epitaxy by UltrahighVacuum/Chem
ical Vapor Deposition" 参照のこと。このプロセス
は、ＳｉＧｅ層だけでなく、いくつかの限定された構成
におけるトランジスタのベース領域を含む、各種デバイ
ス領域の形成にも利用されてきた。該プロセスは、比較
的欠陥のない薄い層をもたらすので、こうした目的に有
効である。しかし、このプロセスを用いて形成される固
有のベース領域は、外因性ベースとの接続がとりわけ困
難である。
【０００６】さらに、当該技術においては、固有のベー
ス領域を外因性ベース領域に電気的に結合するためのリ
ンク領域の利用が知られている。外因性ベース領域に比
べて通常ドーピング量の少ない領域であるリンク領域
が、外因性ベース領域と固有のベース領域の間の接合部
に隣接して形成される。リンク領域の目的は、２つの領
域の良好な電気接続を保証することにある。リンク領域
は、例えば、固有のベース領域と外因性ベース領域との
間隔を設けるために、側壁スペーサが用いられる場合の
ように、固有のベース領域と外因性ベース領域との間隔
が可変の場合に、とりわけ有効である。
ス領域を外因性ベース領域に電気的に結合するためのリ
ンク領域の利用が知られている。外因性ベース領域に比
べて通常ドーピング量の少ない領域であるリンク領域
が、外因性ベース領域と固有のベース領域の間の接合部
に隣接して形成される。リンク領域の目的は、２つの領
域の良好な電気接続を保証することにある。リンク領域
は、例えば、固有のベース領域と外因性ベース領域との
間隔を設けるために、側壁スペーサが用いられる場合の
ように、固有のベース領域と外因性ベース領域との間隔
が可変の場合に、とりわけ有効である。
【０００７】リンク領域に関連して、ＩＥＤＭ８９ ２
２１〜２２４頁のSugiyama, M 他による "A 40 GHz fT
Bipolar Transistor LSI Technology" には、引き続き
絶縁体として働くことになるホウケイ酸ガラス（ＢＳ
Ｇ）の側壁スペーサから外方拡散されるリンク領域が示
されている。拡散源としてＢＳＧを用いるのは、特に制
御が困難であり、従って、このプロセスでは、高性能な
トランジスタが得られそうもない。
２１〜２２４頁のSugiyama, M 他による "A 40 GHz fT
Bipolar Transistor LSI Technology" には、引き続き
絶縁体として働くことになるホウケイ酸ガラス（ＢＳ
Ｇ）の側壁スペーサから外方拡散されるリンク領域が示
されている。拡散源としてＢＳＧを用いるのは、特に制
御が困難であり、従って、このプロセスでは、高性能な
トランジスタが得られそうもない。
【０００８】松下電器産業（株）による特許公開昭６２
ー２９３、６７４号（１９８７年）には、リンク領域は
示されていないが、固有のベース領域が、境界を接する
多量にドープされた外因性ベース領域の中間の凹状表面
にイオン注入することによって形成される垂直バイポー
ラ・トランジスタが示されている。外因性ベース領域の
形成後にエッチングで凹状表面を形成することによっ
て、外因性ベース領域の内部が除去される。固有のベー
ス領域は、引き続き、イオン注入によって形成される。
上述のように、イオン注入を用いることによって、この
プロセスの制御条件に固有の最小限の厚さを備えた固有
のベース領域が得られる。示されている特定の構造の場
合、外因性ベース領域とエミッタ領域が直接接触してお
り、結果として、性能が大幅に低下する可能性が高い。
さらに、シリコンのエッチングは、制御が困難であるた
め、トランジスタのベース幅及びコーナのドーピング・
プロファイルを制御するのが困難になる。
ー２９３、６７４号（１９８７年）には、リンク領域は
示されていないが、固有のベース領域が、境界を接する
多量にドープされた外因性ベース領域の中間の凹状表面
にイオン注入することによって形成される垂直バイポー
ラ・トランジスタが示されている。外因性ベース領域の
形成後にエッチングで凹状表面を形成することによっ
て、外因性ベース領域の内部が除去される。固有のベー
ス領域は、引き続き、イオン注入によって形成される。
上述のように、イオン注入を用いることによって、この
プロセスの制御条件に固有の最小限の厚さを備えた固有
のベース領域が得られる。示されている特定の構造の場
合、外因性ベース領域とエミッタ領域が直接接触してお
り、結果として、性能が大幅に低下する可能性が高い。
さらに、シリコンのエッチングは、制御が困難であるた
め、トランジスタのベース幅及びコーナのドーピング・
プロファイルを制御するのが困難になる。
【０００９】要するに、極めて速いスイッチング速度を
可能にする高性能な垂直バイポーラ・トランジスタが知
られているが、当該技術を進展させるには、取り組まな
ければならない技術上の問題がいくつか存在する。とり
わけ、本発明者が必要であると認識したのは、超薄固有
ベース領域を形成する改良された方法を提供し、こうし
た超薄固有ベース領域に対して信頼できる電気接続を行
えるようにすることである。
可能にする高性能な垂直バイポーラ・トランジスタが知
られているが、当該技術を進展させるには、取り組まな
ければならない技術上の問題がいくつか存在する。とり
わけ、本発明者が必要であると認識したのは、超薄固有
ベース領域を形成する改良された方法を提供し、こうし
た超薄固有ベース領域に対して信頼できる電気接続を行
えるようにすることである。
【００１０】
【発明が解決しようとする課題】本発明の目的は、極め
て薄い固有ベース領域と、結果生じる高スイッチング速
度を備えた、新しい、改良された、高性能な垂直バイポ
ーラ・トランジスタ、及び、これを製造する方法を提供
することにある。
て薄い固有ベース領域と、結果生じる高スイッチング速
度を備えた、新しい、改良された、高性能な垂直バイポ
ーラ・トランジスタ、及び、これを製造する方法を提供
することにある。
【００１１】本発明のもう１つの目的は、固有のベース
領域と外因性ベース領域の間に信頼できる電気接続が施
された、上述タイプのトランジスタを提供することにあ
る。
領域と外因性ベース領域の間に信頼できる電気接続が施
された、上述タイプのトランジスタを提供することにあ
る。
【００１２】本発明のもう１つの目的は、ベース幅が、
エッチング・ステップに左右されない、従って、均一性
の高い前記トランジスタを提供することにある。
エッチング・ステップに左右されない、従って、均一性
の高い前記トランジスタを提供することにある。
【００１３】本発明のもう１つの目的は、固有ベース領
域のドーピング・プロファイルを厳密に制御することが
可能な、上述のタイプのトランジスタを提供することに
ある。
域のドーピング・プロファイルを厳密に制御することが
可能な、上述のタイプのトランジスタを提供することに
ある。
【００１４】本発明のもう１つの目的は、低温プロセス
を利用して、ベース領域を形成することが可能な、上述
のタイプのトランジスタを提供することにある。
を利用して、ベース領域を形成することが可能な、上述
のタイプのトランジスタを提供することにある。
【００１５】本発明のもう１つの目的は、例えば、Ｓｉ
Ｇｅといったヘテロ接合材料からベース領域を形成する
ことが可能な、前記トランジスタを提供することにあ
る。
Ｇｅといったヘテロ接合材料からベース領域を形成する
ことが可能な、前記トランジスタを提供することにあ
る。
【００１６】本発明のもう１つの目的は、既知の処理技
法にほぼ匹敵する、上述のタイプのトランジスタの製造
方法を提供することにある。
法にほぼ匹敵する、上述のタイプのトランジスタの製造
方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、第１の
導電性タイプの第１の領域を含む半導体基板を形成する
ステップと、第１の領域の表面にエッチングを施し、第
１の領域の凹部を形成するステップと、エピタキシャル
成長によって、第１の領域のエッチングを施した表面
に、第２の導電性タイプの半導体材料からなる層を形成
するステップと、加熱して、少なくとも部分的に、半導
体材料の層内に第２の導電性タイプの固有ベース領域を
形成するステップと、固有ベース領域の表面に第１の導
電性タイプの第２の領域を形成するステップから成る、
垂直バイポーラ・トランジスタの製造方法が得られる。
導電性タイプの第１の領域を含む半導体基板を形成する
ステップと、第１の領域の表面にエッチングを施し、第
１の領域の凹部を形成するステップと、エピタキシャル
成長によって、第１の領域のエッチングを施した表面
に、第２の導電性タイプの半導体材料からなる層を形成
するステップと、加熱して、少なくとも部分的に、半導
体材料の層内に第２の導電性タイプの固有ベース領域を
形成するステップと、固有ベース領域の表面に第１の導
電性タイプの第２の領域を形成するステップから成る、
垂直バイポーラ・トランジスタの製造方法が得られる。
【００１８】本発明のもう１つの態様によれば、第１の
導電性タイプの第１のデバイス領域を含む半導体基板
と、第１のデバイス領域の表面における凹部、凹部に配
置されたエピタキシャル層、少なくとも部分的に、エピ
タキシャル層内に配置された第２の導電性タイプの固有
ベース領域と、エピタキシャル層の表面に配置され、固
有ベース領域内に完全に納められた、第１の導電性タイ
プの第２のデバイス領域から構成される、垂直バイポー
ラ・トランジスタが得られる。
導電性タイプの第１のデバイス領域を含む半導体基板
と、第１のデバイス領域の表面における凹部、凹部に配
置されたエピタキシャル層、少なくとも部分的に、エピ
タキシャル層内に配置された第２の導電性タイプの固有
ベース領域と、エピタキシャル層の表面に配置され、固
有ベース領域内に完全に納められた、第１の導電性タイ
プの第２のデバイス領域から構成される、垂直バイポー
ラ・トランジスタが得られる。
【００１９】
【実施例】ここで図１を参照すると、Ｐシリコン基板１
０が、結晶配向が＜１００＞で、面積抵抗が１０〜２０
オーム・ｃｍの範囲の、従来の結晶溶融物から形成され
ている。もちろん、「Ｎ］及び「Ｐ］は、この場合、半
導体のドーパント・タイプを表すために用いられ、一
方、「＋」及び「−」は、相対的ドーピング濃度による
表示が適切な場合に用いられる。さらに、明らかなよう
に、本発明は、特定の導電性タイプのシリコン領域に関
連して例示されているが、代わりに、異なる半導体材料
及び他の導電性タイプを利用することも可能である。
０が、結晶配向が＜１００＞で、面積抵抗が１０〜２０
オーム・ｃｍの範囲の、従来の結晶溶融物から形成され
ている。もちろん、「Ｎ］及び「Ｐ］は、この場合、半
導体のドーパント・タイプを表すために用いられ、一
方、「＋」及び「−」は、相対的ドーピング濃度による
表示が適切な場合に用いられる。さらに、明らかなよう
に、本発明は、特定の導電性タイプのシリコン領域に関
連して例示されているが、代わりに、異なる半導体材料
及び他の導電性タイプを利用することも可能である。
【００２０】引き続き図１について説明すると、Ｎ＋シ
リコンの層１２が、基板１０に２．０マイクロメートル
（μｍ）の厚さになるように形成される。Ｎ−エピタキ
シャル・シリコン層１４が、シリコン層１２の上に１μ
ｍの厚さになるように形成される。層１２及び１４は、
例えば、まず、基板１０の上部表面にかなりのＮ＋ドー
ピングを施すことによって形成することができる。高温
（すなわち、１１００℃）焼なましが実施され、Ｎ−エ
ピタキシャル・シリコン層は、従来のエピタキシ・プロ
セスを用いて、基板１０のこの同じ表面上に成長させら
れる。こうしたプロセスを利用して、基板１０の表面に
おけるドーパントは、さらに、下方の基板内にも、上方
のエピタキシャル層中にも拡散し、図１に示す構造が形
成される。
リコンの層１２が、基板１０に２．０マイクロメートル
（μｍ）の厚さになるように形成される。Ｎ−エピタキ
シャル・シリコン層１４が、シリコン層１２の上に１μ
ｍの厚さになるように形成される。層１２及び１４は、
例えば、まず、基板１０の上部表面にかなりのＮ＋ドー
ピングを施すことによって形成することができる。高温
（すなわち、１１００℃）焼なましが実施され、Ｎ−エ
ピタキシャル・シリコン層は、従来のエピタキシ・プロ
セスを用いて、基板１０のこの同じ表面上に成長させら
れる。こうしたプロセスを利用して、基板１０の表面に
おけるドーパントは、さらに、下方の基板内にも、上方
のエピタキシャル層中にも拡散し、図１に示す構造が形
成される。
【００２１】さらに、図１を参照すると、二酸化ケイ素
の層１６（Ｓｉ０2、酸化物とも呼ぶことにする）が、
Ｎ−エピタキシャル・シリコン層の上に２００ナノメー
トル（ｎｍ）の厚さになるように形成される。酸化物層
１６は、熱酸化によって形成することができる。
の層１６（Ｓｉ０2、酸化物とも呼ぶことにする）が、
Ｎ−エピタキシャル・シリコン層の上に２００ナノメー
トル（ｎｍ）の厚さになるように形成される。酸化物層
１６は、熱酸化によって形成することができる。
【００２２】次に図２を参照すると、層１４の上部表面
から下方へ延びて、基板１０内に入り込むアイソレーシ
ョン溝１８が形成されている。アイソレーション溝１８
には、酸化物のような絶縁ライナ２０及び固有のポリシ
リコンのような充填材料２２が含まれている。アイソレ
ーション溝１８の形成技術において、例えば、１）マス
キング及びエッチングによって、アイソレーション溝用
の開放井戸を形成し、２）井戸の表面を酸化させて、酸
化ライナ２０を形成し、３）ライニングを施した井戸に
ポリシリコンの充填材料２２を充填し、４）ポリシリコ
ン充填材料を平坦化し、５）該構造を熱酸化環境にさら
して、ポリシリコン充填材料２２の表面を酸化させると
いった、数多くのプロセスが周知のところである。アイ
ソレーション溝の形成に関するもう１つの教示について
は、Bondur 他による米国特許第４、１０４、０８６号
参照のこと（本発明の譲受人に譲渡された）。アイソレ
ーション溝１８は、基板１０内において、アイソレーシ
ョン溝と境界を接する層１０、１２、１４の重ね合せら
れた部分から成る、デバイス領域２４を電気的に分離す
る働きをする。
から下方へ延びて、基板１０内に入り込むアイソレーシ
ョン溝１８が形成されている。アイソレーション溝１８
には、酸化物のような絶縁ライナ２０及び固有のポリシ
リコンのような充填材料２２が含まれている。アイソレ
ーション溝１８の形成技術において、例えば、１）マス
キング及びエッチングによって、アイソレーション溝用
の開放井戸を形成し、２）井戸の表面を酸化させて、酸
化ライナ２０を形成し、３）ライニングを施した井戸に
ポリシリコンの充填材料２２を充填し、４）ポリシリコ
ン充填材料を平坦化し、５）該構造を熱酸化環境にさら
して、ポリシリコン充填材料２２の表面を酸化させると
いった、数多くのプロセスが周知のところである。アイ
ソレーション溝の形成に関するもう１つの教示について
は、Bondur 他による米国特許第４、１０４、０８６号
参照のこと（本発明の譲受人に譲渡された）。アイソレ
ーション溝１８は、基板１０内において、アイソレーシ
ョン溝と境界を接する層１０、１２、１４の重ね合せら
れた部分から成る、デバイス領域２４を電気的に分離す
る働きをする。
【００２３】次に図３を参照すると、酸化層１６にマス
キング及びエッチングを施して、デバイス領域２４上の
層１４の表面の一部を露出させることにより、酸化層１
６にアパーチャ２６が形成される。Ｐ＋ポリシリコン層
２８が、デバイス上に３００ｎｍ範囲内の厚さになるよ
うに共形に形成される。ポリシリコン層２８は、従来の
ＣＶＤプロセスによって形成されるが、そのまま、ホウ
素イオン種をドープして形成することもできるし、ある
いは、後で、同じタイプのイオンを注入することもでき
る。
キング及びエッチングを施して、デバイス領域２４上の
層１４の表面の一部を露出させることにより、酸化層１
６にアパーチャ２６が形成される。Ｐ＋ポリシリコン層
２８が、デバイス上に３００ｎｍ範囲内の厚さになるよ
うに共形に形成される。ポリシリコン層２８は、従来の
ＣＶＤプロセスによって形成されるが、そのまま、ホウ
素イオン種をドープして形成することもできるし、ある
いは、後で、同じタイプのイオンを注入することもでき
る。
【００２４】引き続き図３を参照すると、二酸化ケイ素
層３０が、ポリシリコン層２８の上に８０ｎｍの厚さに
なるように形成される。窒化ケイ素層３２（Ｓｉ3Ｎ4、
窒化物とも呼ぶことにする）が、二酸化ケイ素層３０の
上に１５０ｎｍの厚さになるように形成される。酸化物
層３０及び窒化物層３２は、共に、従来のＣＶＤプロセ
スによって形成される。
層３０が、ポリシリコン層２８の上に８０ｎｍの厚さに
なるように形成される。窒化ケイ素層３２（Ｓｉ3Ｎ4、
窒化物とも呼ぶことにする）が、二酸化ケイ素層３０の
上に１５０ｎｍの厚さになるように形成される。酸化物
層３０及び窒化物層３２は、共に、従来のＣＶＤプロセ
スによって形成される。
【００２５】さらに図３を参照すると、フォトレジスト
層３４が、窒化物層３２の表面上に形成され、パターン
形成が施されて、デバイス領域２４の上にほぼ中心がく
るようにアパーチャ３６が設けられる。当該技術におい
て、数多くの従来のフォトレジスト材料及びプロセスが
知られており、用いられるプロセスそのものは、本発明
の一部をなすものではない。
層３４が、窒化物層３２の表面上に形成され、パターン
形成が施されて、デバイス領域２４の上にほぼ中心がく
るようにアパーチャ３６が設けられる。当該技術におい
て、数多くの従来のフォトレジスト材料及びプロセスが
知られており、用いられるプロセスそのものは、本発明
の一部をなすものではない。
【００２６】図４〜図９には、本発明をより明確に示す
ため、アパーチャ３６（図３）まわりのデバイスの部分
が拡大して示されている。
ため、アパーチャ３６（図３）まわりのデバイスの部分
が拡大して示されている。
【００２７】次に、図４を参照すると、マスクとしてパ
ターン形成されたレジスト層３４（図３）を利用し、層
３２、３０、及び、２８を連続して通るアパーチャ３８
を形成する、マルチ・ステップ反応性イオン・エッチン
グ（ＲＩＥ）プロセスが用いられている。窒化物層３２
及び酸化物層３０は、ＣＦ４プラズマによるエッチング
が施され、一方、ポリシリコン層２８は、ＨＢｒ／Ｃｌ
2プラズマを用いてエッチングが施される。
ターン形成されたレジスト層３４（図３）を利用し、層
３２、３０、及び、２８を連続して通るアパーチャ３８
を形成する、マルチ・ステップ反応性イオン・エッチン
グ（ＲＩＥ）プロセスが用いられている。窒化物層３２
及び酸化物層３０は、ＣＦ４プラズマによるエッチング
が施され、一方、ポリシリコン層２８は、ＨＢｒ／Ｃｌ
2プラズマを用いてエッチングが施される。
【００２８】引き続き図４を参照すると、該構造は、加
熱または焼なましサイクルを受けて、ポリシリコン層２
８からエピタキシャル・シリコン層１４にドーパントが
送り込まれることになり、この結果、Ｐ＋外因性ベース
領域４０が形成される。この熱処理に続いて、エピタキ
シャル層１４の露出領域の表面に、薄いリンク領域４２
が形成される。リンク領域４２は、２〜４×１０13イオ
ン／ｃｍ2の範囲の用量で、かつ、４〜６ＫｅＶの範囲
のエネルギによってホウ素イオンのイオン注入を行い、
ドーパント濃度が２〜５×１０18原子／ｃｍ3の範囲
で、厚さが約１００〜２００ｎｍのリンク領域が得られ
るようにすることによって形成するのが望ましい。リン
ク領域４２は、従って、外因性ベース領域４０（及び引
き続き形成される固有のベース領域）に比べるとドーピ
ング濃度が低くなる。
熱または焼なましサイクルを受けて、ポリシリコン層２
８からエピタキシャル・シリコン層１４にドーパントが
送り込まれることになり、この結果、Ｐ＋外因性ベース
領域４０が形成される。この熱処理に続いて、エピタキ
シャル層１４の露出領域の表面に、薄いリンク領域４２
が形成される。リンク領域４２は、２〜４×１０13イオ
ン／ｃｍ2の範囲の用量で、かつ、４〜６ＫｅＶの範囲
のエネルギによってホウ素イオンのイオン注入を行い、
ドーパント濃度が２〜５×１０18原子／ｃｍ3の範囲
で、厚さが約１００〜２００ｎｍのリンク領域が得られ
るようにすることによって形成するのが望ましい。リン
ク領域４２は、従って、外因性ベース領域４０（及び引
き続き形成される固有のベース領域）に比べるとドーピ
ング濃度が低くなる。
【００２９】フォトレジスト３４は、例えば、灰化とい
った従来のやり方で除去される。
った従来のやり方で除去される。
【００３０】次に図５を参照すると、熱酸化を利用し
て、ポリシリコン層２８、外因性ベース４０、及び、リ
ンク領域４２の露出表面上に、酸化物層４４が５０ｎｍ
の厚さになるように形成される。次に、窒化物層４６
が、ＣＶＤプロセスによって、該構造上に、１００ｎｍ
の厚さになるように、共形に形成される。さらに、ＣＶ
Ｄを利用して、酸化物層４８が、窒化物層４６の上に２
５０ｎｍの厚さになるように共形に形成される。
て、ポリシリコン層２８、外因性ベース４０、及び、リ
ンク領域４２の露出表面上に、酸化物層４４が５０ｎｍ
の厚さになるように形成される。次に、窒化物層４６
が、ＣＶＤプロセスによって、該構造上に、１００ｎｍ
の厚さになるように、共形に形成される。さらに、ＣＶ
Ｄを利用して、酸化物層４８が、窒化物層４６の上に２
５０ｎｍの厚さになるように共形に形成される。
【００３１】層４４、４６、及び、４８の形成に続い
て、デバイスは、層４８にはフレオン１３プラズマ、層
４６にはＣＦ4／Ｏ2プラズマ、及び、層４４にはＣＦ4
プラズマを用いて、異方性ＲＩＥエッチングが施され
る。このエッチングの結果、図５に示す絶縁多層（すな
わち、層４４、４６、及び、４８）スペーサが生じる。
本発明によれば、上述のＲＩＥエッチングは、ＨＢｒ／
Ｃｌ2プラズマを利用して、リンク領域４２の表面内へ
５０〜１００ｎｍの範囲の深さまで続行され、リンク領
域４２の表面に凹部５０が形成される。
て、デバイスは、層４８にはフレオン１３プラズマ、層
４６にはＣＦ4／Ｏ2プラズマ、及び、層４４にはＣＦ4
プラズマを用いて、異方性ＲＩＥエッチングが施され
る。このエッチングの結果、図５に示す絶縁多層（すな
わち、層４４、４６、及び、４８）スペーサが生じる。
本発明によれば、上述のＲＩＥエッチングは、ＨＢｒ／
Ｃｌ2プラズマを利用して、リンク領域４２の表面内へ
５０〜１００ｎｍの範囲の深さまで続行され、リンク領
域４２の表面に凹部５０が形成される。
【００３２】上述のＲＩＥエッチングによって凹部５０
を形成すると、リンク領域４２の表面に結晶格子の欠損
という形をとる損傷を生じる可能性がある。次に、図６
を参照すると、この損傷を治すため、デバイスは、凹部
５０のドープされた露出シリコン表面を酸化させるた
め、熱酸化環境にさらされ、約５０ｎｍの厚さになるよ
うに熱酸化物層５２が形成される。この酸化プロセス
は、７００℃で、１０ＡＴＭの圧力下において行われ
る。
を形成すると、リンク領域４２の表面に結晶格子の欠損
という形をとる損傷を生じる可能性がある。次に、図６
を参照すると、この損傷を治すため、デバイスは、凹部
５０のドープされた露出シリコン表面を酸化させるた
め、熱酸化環境にさらされ、約５０ｎｍの厚さになるよ
うに熱酸化物層５２が形成される。この酸化プロセス
は、７００℃で、１０ＡＴＭの圧力下において行われ
る。
【００３３】次に、図７を参照すると、例えば、ＢＨＦ
から成る湿式エッチングを用いて、凹部５０の表面から
酸化物層５２が除去される。この湿式エッチングの結
果、凹部５０は、リンク領域４２の表面に７５〜１２５
ｎｍの範囲にわたって食い込むことになる。この湿式エ
ッチングは、さらに、窒化物層４６に対して酸化物層４
４及び４８をわずかにエッチ・バックさせる働きをす
る。酸化物層５２を形成し、除去するこのプロセスは、
上述のＲＩＥプロセスによって生じるリンク領域４２の
表面における欠損を除去する働きをする。
から成る湿式エッチングを用いて、凹部５０の表面から
酸化物層５２が除去される。この湿式エッチングの結
果、凹部５０は、リンク領域４２の表面に７５〜１２５
ｎｍの範囲にわたって食い込むことになる。この湿式エ
ッチングは、さらに、窒化物層４６に対して酸化物層４
４及び４８をわずかにエッチ・バックさせる働きをす
る。酸化物層５２を形成し、除去するこのプロセスは、
上述のＲＩＥプロセスによって生じるリンク領域４２の
表面における欠損を除去する働きをする。
【００３４】次に、図８を参照すると、層５４が、該構
造上に共形に被着されて、該デバイスのリンク領域４２
上にＰタイプのエピタキシャル・シリコン領域５４Ａ、
及び、残りの領域上にＰタイプのポリシリコン領域５４
Ｂが形成されることになる。本発明によれば、層５４
は、本書において引用済みのＭｅｙｅｒｓｏｎ他による
参考文献に記載されているタイプの、低温高真空ＣＶＤ
プロセスを用いて形成される。例えば、この低温エピタ
キシャル・プロセスは、被着時に、デバイスを約５００
〜８００℃の範囲にわたる温度で、流動する気流内にお
いて、ＳｉＨ4／Ｈ2及びＢ2Ｈ6（ドーパント）の混合気
にさらすことと、約１０-4〜１０-2トルの範囲にわたる
真空下におくことによって構成することができる。こう
して、層５４は、５０〜１００ｎｍの範囲の厚さになる
ように形成される。当該技術においては周知のように、
このエピタキシャル・プロセスによって、単結晶基板領
域４２上に単結晶構造５４Ａ、及び、デバイスの残りの
領域上に多結晶構造５４Ｂが形成される。
造上に共形に被着されて、該デバイスのリンク領域４２
上にＰタイプのエピタキシャル・シリコン領域５４Ａ、
及び、残りの領域上にＰタイプのポリシリコン領域５４
Ｂが形成されることになる。本発明によれば、層５４
は、本書において引用済みのＭｅｙｅｒｓｏｎ他による
参考文献に記載されているタイプの、低温高真空ＣＶＤ
プロセスを用いて形成される。例えば、この低温エピタ
キシャル・プロセスは、被着時に、デバイスを約５００
〜８００℃の範囲にわたる温度で、流動する気流内にお
いて、ＳｉＨ4／Ｈ2及びＢ2Ｈ6（ドーパント）の混合気
にさらすことと、約１０-4〜１０-2トルの範囲にわたる
真空下におくことによって構成することができる。こう
して、層５４は、５０〜１００ｎｍの範囲の厚さになる
ように形成される。当該技術においては周知のように、
このエピタキシャル・プロセスによって、単結晶基板領
域４２上に単結晶構造５４Ａ、及び、デバイスの残りの
領域上に多結晶構造５４Ｂが形成される。
【００３５】このプロセスにおいて、Ｂ2Ｈ6ドーパント
の分布に制御を加えられて、層５４のドーパント濃度は
３×１０18〜１×１０19の範囲となり、ドーパントの濃
度は、層の垂直方向における中心に向かって高くなる。
の分布に制御を加えられて、層５４のドーパント濃度は
３×１０18〜１×１０19の範囲となり、ドーパントの濃
度は、層の垂直方向における中心に向かって高くなる。
【００３６】本発明のもう１つの実施例によれば、ゲル
マニウム（Ｇｅ）・イオンが、ＧｅＨ4を用いて、層５
４の形成のために発生させた気流内に送り込まれ、リン
ク領域４２とエピタキシャル領域５４Ａの界面にＳｉＧ
ｅヘテロ接合が形成される。本発明は、この低温プロセ
スを利用して、固有のベース領域５４Ａを形成するの
で、こうしたヘテロ接合デバイスの形成にとりわけ適し
ている。
マニウム（Ｇｅ）・イオンが、ＧｅＨ4を用いて、層５
４の形成のために発生させた気流内に送り込まれ、リン
ク領域４２とエピタキシャル領域５４Ａの界面にＳｉＧ
ｅヘテロ接合が形成される。本発明は、この低温プロセ
スを利用して、固有のベース領域５４Ａを形成するの
で、こうしたヘテロ接合デバイスの形成にとりわけ適し
ている。
【００３７】図１０は、図９のダッシュ・ラインで囲ん
だ領域の拡大図を表している。
だ領域の拡大図を表している。
【００３８】次に、図９及び図１０を参照すると、真性
ポリシリコン層６０が、デバイスの上に２００ｎｍの厚
さになるように共形に形成される。ポリシリコン層６０
は、従来のＣＶＤプロセスによって形成される。ポリシ
リコン層６０は、次に、例えば、ヒ素イオンを用いてイ
オン注入を施され、ポリシリコン層がＮ＋になるように
ドープされる。
ポリシリコン層６０が、デバイスの上に２００ｎｍの厚
さになるように共形に形成される。ポリシリコン層６０
は、従来のＣＶＤプロセスによって形成される。ポリシ
リコン層６０は、次に、例えば、ヒ素イオンを用いてイ
オン注入を施され、ポリシリコン層がＮ＋になるように
ドープされる。
【００３９】ポリシリコン層６０の形成に続いて、デバ
イスは、例えば、８５０℃の温度で、３０分間の所要時
間にわたって、加熱または焼なましサイクルを受け、こ
の結果、図９及び図１０の垂直バイポーラ・トランジス
タが形成されることになる。図１０に最も明らかに示さ
れているように、この熱焼なましは、ポリシリコン層６
０から領域５４ＡにＮドーパントを送り込み、Ｎタイプ
のエミッタ領域６２を形成する働きをする。ほぼ同時
に、層５４ＡからのＰタイプのドーパントが下方へ拡散
し、一方、コレクタ領域１２及び１４からのＮタイプの
ドーパントが上方へ拡散して、固有ベース領域６４の下
のリンク領域４２の上に広がる。こうして、エピタキシ
ャル層５４Ａに、エミッタ領域６２が形成される。固有
ベース領域６４は、予備焼なましドーパントの濃度及び
プロファイルが正確であるか、また、エピタキシャル層
５４Ａの厚さが正確であるかによって、完全にエピタキ
シャル領域５４Ａ内に形成される場合もあれば、わずか
に層１４内に入り込む場合もある（図示のように）。固
有ベース領域６４は、３０〜８０ｎｍの範囲内の極度に
薄い均一な幅を有している。ポリシリコン領域５４Ｂの
上には、層６０からのＮタイプのドーパントが広がり、
ポリシリコン・エミッタ接点の一部になる。
イスは、例えば、８５０℃の温度で、３０分間の所要時
間にわたって、加熱または焼なましサイクルを受け、こ
の結果、図９及び図１０の垂直バイポーラ・トランジス
タが形成されることになる。図１０に最も明らかに示さ
れているように、この熱焼なましは、ポリシリコン層６
０から領域５４ＡにＮドーパントを送り込み、Ｎタイプ
のエミッタ領域６２を形成する働きをする。ほぼ同時
に、層５４ＡからのＰタイプのドーパントが下方へ拡散
し、一方、コレクタ領域１２及び１４からのＮタイプの
ドーパントが上方へ拡散して、固有ベース領域６４の下
のリンク領域４２の上に広がる。こうして、エピタキシ
ャル層５４Ａに、エミッタ領域６２が形成される。固有
ベース領域６４は、予備焼なましドーパントの濃度及び
プロファイルが正確であるか、また、エピタキシャル層
５４Ａの厚さが正確であるかによって、完全にエピタキ
シャル領域５４Ａ内に形成される場合もあれば、わずか
に層１４内に入り込む場合もある（図示のように）。固
有ベース領域６４は、３０〜８０ｎｍの範囲内の極度に
薄い均一な幅を有している。ポリシリコン領域５４Ｂの
上には、層６０からのＮタイプのドーパントが広がり、
ポリシリコン・エミッタ接点の一部になる。
【００４０】最後に述べた、熱焼なまし時に、リンク領
域４２は、外因性ベース領域４０を固有ベース領域６４
を結合する信頼できる電気接続部を形成する。上述の従
来の技術における参考文献とは対照的に、エミッタ領域
６２は、固有ベース領域６４内に完全に納められ、該ベ
ース領域には、エミッタ領域とコレクタ領域との間にお
ける突抜け現象による欠損を阻止するのに十分なコーナ
・ドーピングが施されている。
域４２は、外因性ベース領域４０を固有ベース領域６４
を結合する信頼できる電気接続部を形成する。上述の従
来の技術における参考文献とは対照的に、エミッタ領域
６２は、固有ベース領域６４内に完全に納められ、該ベ
ース領域には、エミッタ領域とコレクタ領域との間にお
ける突抜け現象による欠損を阻止するのに十分なコーナ
・ドーピングが施されている。
【００４１】引き続き、従来のＲＩＥプロセスを利用し
て、層６０及び５４にパターン形成が施され、図９に示
す領域が形成される。従来の方法では、ポリシリコン・
エミッタ領域接点６０、ポリシリコン外因性ベース接点
２８、及び、コレクタ領域１２に対して金属接点（不図
示）が設けられる。従来の多量にドープされたリーチス
ルー領域（不図示）を利用して、埋め込みコレクタ領域
１２に対する電気接続を完成することができる。
て、層６０及び５４にパターン形成が施され、図９に示
す領域が形成される。従来の方法では、ポリシリコン・
エミッタ領域接点６０、ポリシリコン外因性ベース接点
２８、及び、コレクタ領域１２に対して金属接点（不図
示）が設けられる。従来の多量にドープされたリーチス
ルー領域（不図示）を利用して、埋め込みコレクタ領域
１２に対する電気接続を完成することができる。
【００４２】こうして垂直バイポーラ・トランジスタ、
及び、これを製造する方法が得られる。該トランジスタ
は、極度に薄く、均一性の高い固有ベース領域を備えて
おり、推定で４０〜８０ＧＨ2の範囲のスイッチング速
度を可能性にする。さらに、固有のベース領域と外因性
ベース領域の間には、信頼できる電気リンクが形成され
る。エミッタ領域は、固有ベース領域内に完全に納めら
れていて、エミッタ・コレクタ突抜け現象が阻止され
る。トランジスタのこの製造方法は、低温プロセスを利
用して、クリティカルな極度に薄い固定ベース領域が形
成され、うまく制御された接合プロファイルが得られ
る。この低温プロセスは、ＳｉＧｅヘテロ接合デバイス
の形成にも特に有効である。本発明は、垂直バイポーラ
・トランジスタの形成に関連して、とりわけ、超大規模
集積回路（ＶＬＳＩＣ）デバイス用のこうしたトランジ
スタの形成に関連して用いられる。
及び、これを製造する方法が得られる。該トランジスタ
は、極度に薄く、均一性の高い固有ベース領域を備えて
おり、推定で４０〜８０ＧＨ2の範囲のスイッチング速
度を可能性にする。さらに、固有のベース領域と外因性
ベース領域の間には、信頼できる電気リンクが形成され
る。エミッタ領域は、固有ベース領域内に完全に納めら
れていて、エミッタ・コレクタ突抜け現象が阻止され
る。トランジスタのこの製造方法は、低温プロセスを利
用して、クリティカルな極度に薄い固定ベース領域が形
成され、うまく制御された接合プロファイルが得られ
る。この低温プロセスは、ＳｉＧｅヘテロ接合デバイス
の形成にも特に有効である。本発明は、垂直バイポーラ
・トランジスタの形成に関連して、とりわけ、超大規模
集積回路（ＶＬＳＩＣ）デバイス用のこうしたトランジ
スタの形成に関連して用いられる。
【００４３】
【図１】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図２】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図３】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図４】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図５】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図６】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図７】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図８】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図９】本発明に従って垂直バイポーラ・トランジスタ
の一連の製造ステップを表す断面図である。
の一連の製造ステップを表す断面図である。
【図１０】図９の選択部分の拡大図である。
１０ Ｐシリコン基板 １２ Ｎ＋シリコン層 １４ Ｎ−エピタキシャル・シリコン層 １６ 二酸化ケイ素層 １８ アイソレーション溝 ２０ 絶縁ライナ ２２ 充填材料 ２４ デバイス領域 ２６ アパーチャ ２８ Ｐ＋ポリシリコン層 ３０ 二酸化ケイ素層 ３２ 窒化ケイ素層 ３４ フォトレジスト層 ３６ アパーチャ ３８ アパーチャ ４０ Ｐ＋外因性ベース領域 ４２ 薄いリンク領域 ４４ 酸化物層 ４６ 窒化物層 ４８ 酸化物層 ５０ 凹部 ５２ 熱酸化物層 ５４ 層 ６０ ポリシリコン層 ６２ Ｎタイプのエミッタ領域 ６４ 固有ベース領域
フロントページの続き (72)発明者 シヤング−ミル アメリカ合衆国ニューヨーク州フィッシュ キル、スターミル・ロード78番地 (72)発明者 ルイス・ルー−シユン・ アメリカ合衆国ニューヨーク州フィッシュ キル、クロスビー・コート７番地
Claims (25)
- 【請求項１】 第１の導電性タイプの第１の領域を含む
半導体基板を形成するステップと、前記第１の領域の表
面にエッチングを施して、前記第１の領域に凹部を形成
するステップと、エピタキシャル成長によって、前記第
１の領域のエッチング表面に第２の導電性タイプの半導
体材料から成る層を形成するステップと、加熱すること
によって、少なくとも部分的に、前記半導体材料の層内
に前記第２の導電性タイプの固有ベース領域を形成する
ステップと、前記固有ベース領域の表面に前記第１の導
電性タイプの第２の領域を形成するステップから構成さ
れる、垂直バイポーラ・トランジスタの製造方法。 - 【請求項２】 エピタキシャル成長によって、前記半導
体材料の層を形成する前記ステップが、約８００℃未満
の温度で、化学蒸着によって前記半導体材料の層を形成
することから成ることを特徴とする、請求項１に記載の
製造方法。 - 【請求項３】 前記半導体材料の層が、５０〜１００ｎ
ｍの範囲の厚さを有していることを特徴とする、請求項
２に記載の製造方法。 - 【請求項４】 全体に、前記第１の領域の一部と境界を
接する前記第２の導電性タイプの外因性ベース領域を前
記第１の領域の表面に形成するステップと、イオン注入
によって、前記第１の領域の前記境界内部分の表面に前
記第２の導電性タイプのリンク領域を形成するステップ
が、さらに含まれていることと、前記固有ベース領域
が、前記第１の領域の境界内に形成され、前記リンク領
域によって前記外因性ベース領域と結合されることを特
徴とする、請求項１に記載の製造方法。 - 【請求項５】 前記外因性ベース領域と前記リンク領域
の間の接合部上に絶縁スペーサを形成し、前記第１の領
域の前記境界内部分において前記リンク領域の一部と全
体に境界を接するようにするステップが、さらに含まれ
ることと、前記第１の領域の表面にエッチングを施し、
エピタキシャル成長によって、前記半導体材料の層を形
成する前記ステップが、前記リンク領域の前記境界内部
分に実施されるということを特徴とする、請求項４に記
載の製造方法。 - 【請求項６】 前記外因性ベース領域を形成する前記ス
テップが、前記第１の領域の上に、前記第２の導電性タ
イプのドーパントを含む導電性材料の外因性ベース接点
を形成するステップと、前記基板を加熱して、前記外因
性ベース接点から前記第１の領域にドーパントを送り込
むステップから成ることを特徴とする、請求項５に記載
の製造方法。 - 【請求項７】 絶縁スペーサを形成する前記ステップ
が、前記外因性ベース接点、及び、前記第１の領域の前
記境界内部分の上にほぼ共形の絶縁材料層を形成するス
テップと、前記絶縁材料層に反応性イオン・エッチング
を施して、前記絶縁スペーサを形成するステップから成
ることを特徴とする、請求項６に記載の製造方法。 - 【請求項８】 前記リンク領域の前記部分の表面にエッ
チングを施す前記ステップが、前記リンク領域の前記境
界内部分の表面に前記イオン・エッチングを施すステッ
プを続行するステップと、前記リンク領域の前記境界内
部分の表面を酸化させて、酸化層を形成するステップ
と、前記酸化層を除去するステップから成り、前記リン
ク領域の前記境界内部分の表面に前記反応性イオン・エ
ッチング・ステップによって生じる欠陥が、前記酸化ス
テップ及び除去ステップによってほぼ除去されることを
特徴とする、請求項７に記載の製造方法。 - 【請求項９】 前記固有ベース領域は、シリコン・ゲル
マニウム化合物から成ることを特徴とする、請求項２に
記載の製造方法。 - 【請求項１０】 前記第２の領域を形成するステップ
が、半導体材料による前記層の表面上に、前記第１の導
電性タイプのドーパントを含む材料からなる層を形成す
るステップと、前記加熱によって、前記材料の層から前
記半導体材料の前記層にドーパントを送り込み、前記第
２の領域を形成するステップから成ることを特徴とす
る、請求項１に記載の製造方法。 - 【請求項１１】 第１の導電性タイプの第１の領域を含
む半導体基板を形成するステップと、全体に、前記第１
の領域の一部と境界を接する第２の導電性タイプの外因
性ベース領域を前記第１の領域の表面に形成するステッ
プと、イオン注入によって、前記第１の領域の前記境界
内部分の表面に前記第２の導電性タイプのリンク領域を
形成し、前記リンク領域を介して前記外因性のベース領
域のほぼ向かい合ったエッジを電気的に結合させるステ
ップと、前記外因性ベース領域と前記リンク領域の間の
接合部上に絶縁スペーサを形成し、前記第１の領域の前
記境界内部分において前記リンク領域の一部と全体に境
界を接するようにするステップと、前記リンク領域にわ
ずかに食い込むように、前記リンク領域の前記境界内部
分の表面にエッチングを施すステップと、エピタキシャ
ル成長によって、前記リンク領域の前記境界内部分のエ
ッチングを施した表面上に、前記第２の導電性タイプの
半導体材料による第１の層を形成するステップと、前記
半導体基板を加熱して、少なくとも部分的に、前記第１
の層内に固有のベース領域を形成し、前記リンク領域を
介して前記固有のベース領域と外因性ベース領域との間
の電気的接続を形成するステップと、前記固有のベース
領域の表面に、前記第１の導電性タイプの第２の領域を
形成するステップから構成される、垂直バイポーラ・ト
ランジスタの製造方法。 - 【請求項１２】 前記外因性ベース領域を形成する前記
ステップが、前記第１の領域上に前記第２の導電性タイ
プのドーパントを含む導電性材料の外因性ベース接点を
形成するステップと、前記基板を加熱して、前記外因性
ベース領域から前記第１の領域にドーパントを送り込む
ステップから成ることを特徴とする、請求項１１に記載
の製造方法。 - 【請求項１３】 絶縁スペーサを形成する前記ステップ
が、前記外因性ベース接点、及び、前記第１の領域の前
記境界内部分の上にほぼ共形の絶縁材料層を形成するス
テップと、前記絶縁材料層に反応性イオン・エッチング
を施して、前記絶縁スペーサを形成するステップから成
ることを特徴とする、請求項１２に記載の製造方法。 - 【請求項１４】 前記リンク領域の前記境界内部分の表
面にエッチングを施す前記ステップが、前記リンク領域
の前記境界内部分の表面に前記反応性イオン・エッチン
グを施すステップを続行するステップと、前記リンク領
域の前記境界内部分の表面を酸化させて、薄い酸化層を
形成するステップと、前記薄い酸化層を除去するステッ
プから成る、前記リンク領域の前記境界内部分の表面に
前記反応性イオン・エッチング・ステップによって生じ
る欠陥が、前記酸化ステップ及び除去ステップによって
ほぼ除去されることを特徴とする、請求項１３に記載の
製造方法。 - 【請求項１５】 エピタキシャル成長によって第１の層
を形成する前記ステップが、約８００℃未満の温度で実
施されることを特徴とする、請求項１１に記載の製造方
法。 - 【請求項１６】 前記第１の層が、５０〜１００ｎｍの
範囲の厚さになるように形成されることを特徴とする、
請求項１５に記載の方法。 - 【請求項１７】 前記固有ベース領域が、シリコン・ゲ
ルマニウム化合物から成ることを特徴とする、請求項１
５に記載の方法。 - 【請求項１８】 前記第２の領域を形成する前記ステッ
プが、半導体材料による前記層の表面上に、前記第１の
導電性タイプのドーパントを含む材料の層を形成するス
テップと、前記加熱によって、前記材料の層から前記半
導体材料の前記層にドーパントを送り込み、前記第２の
領域を形成するステップから成ることを特徴とする、請
求項１１に記載の方法。 - 【請求項１９】 第１の導電性タイプの第１のデバイス
領域を含む半導体基板と、前記第１のデバイス領域の表
面における凹部と、前記凹部に配置されたエピタキシャ
ル層と、少なくとも部分的に、前記エピタキシャル層内
に配置された第２の導電性タイプの固有のベース領域
と、前記エピタキシャル層の表面に配置され、前記固有
ベース領域内に完全に納められた、前記第１の導電性タ
イプの第２のデバイス領域から構成される、垂直バイポ
ーラ・トランジスタ。 - 【請求項２０】 前記基板に前記固有のベース領域から
間隔をあけて配置される、前記第２の導電性タイプの大
量にドープされた外因性ベース領域と、前記固有のベー
ス領域と外因性ベース領域の中間に配置されて、前記固
有のベース領域と外因性ベース領域を電気的に接続す
る、前記第２の導電性タイプのリンク領域が、さらに含
まれることを特徴とする、請求項１９に記載の垂直バイ
ポーラ・トランジスタ。 - 【請求項２１】 前記リンク領域は、前記外因性ベース
領域及び固有のベース領域に比べて比較的ドーピング濃
度が薄いということを特徴とする、請求項１９に記載の
垂直バイポーラ・トランジスタ。 - 【請求項２２】 前記基板表面の前記外因性ベース領域
上に配置された導電性の外因性ベース接点が、さらに含
まれていることを特徴とする、請求項１９に記載の垂直
バイポーラ・トランジスタ。 - 【請求項２３】 前記第２のデバイス領域の表面に配置
された導電性接点が、さらに含まれることを特徴とす
る、請求項２２に記載の垂直バイポーラ・トランジス
タ。 - 【請求項２４】 前記導電性の外因性ベース接点と前記
第２のデバイス領域に対する前記導電性接点との中間に
配置された少なくとも１つの無機絶縁材料層から成る絶
縁スペーサが、さらに含まれていることを特徴とする、
請求項２３に記載の垂直バイポーラ・トランジスタ。 - 【請求項２５】 前記エピタキシャル層が５０〜１００
ｎｍの範囲のほぼ均一な厚さであることを特徴とする、
請求項１９に記載の垂直バイポーラ・トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US602822 | 1990-10-24 | ||
| US07/602,822 US5137840A (en) | 1990-10-24 | 1990-10-24 | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
Publications (2)
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| JPH04264735A JPH04264735A (ja) | 1992-09-21 |
| JPH0666325B2 true JPH0666325B2 (ja) | 1994-08-24 |
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Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US5466615A (en) * | 1993-08-19 | 1995-11-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application |
| US5382815A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Carrier conduction conductor-insulator semiconductor (CIS) transistor |
| JP3223693B2 (ja) * | 1994-03-18 | 2001-10-29 | 株式会社日立製作所 | バイポーラ素子 |
| JP2970425B2 (ja) * | 1994-09-26 | 1999-11-02 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| JP2679647B2 (ja) * | 1994-09-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| US5512785A (en) * | 1994-11-30 | 1996-04-30 | Motorola, Inc. | Semiconducter device having an emitter terminal separated from a base terminal by a composite nitride/oxide layer |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| FR2756101B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Procede de fabrication d'un transistor npn dans une technologie bicmos |
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US6020246A (en) | 1998-03-13 | 2000-02-01 | National Semiconductor Corporation | Forming a self-aligned epitaxial base bipolar transistor |
| DE19845793A1 (de) | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| DE19845789A1 (de) * | 1998-09-21 | 2000-03-23 | Inst Halbleiterphysik Gmbh | Bipolartransistor und Verfahren zu seiner Herstellung |
| FR2794285B1 (fr) * | 1999-05-31 | 2001-08-10 | St Microelectronics Sa | Procede de fabrication de dispositifs bipolaires a jonction base-emetteur autoalignee |
| FR2795233B1 (fr) | 1999-06-18 | 2001-08-24 | St Microelectronics Sa | Procede de fabrication autoaligne de transistors bipolaires |
| US6579771B1 (en) * | 2001-12-10 | 2003-06-17 | Intel Corporation | Self aligned compact bipolar junction transistor layout, and method of making same |
| US7064042B1 (en) * | 2001-12-10 | 2006-06-20 | Intel Corporation | Self aligned compact bipolar junction transistor layout, and method of making same |
| US7372091B2 (en) * | 2004-01-27 | 2008-05-13 | Micron Technology, Inc. | Selective epitaxy vertical integrated circuit components |
| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| US8039326B2 (en) * | 2009-08-20 | 2011-10-18 | Globalfoundries Inc. | Methods for fabricating bulk FinFET devices having deep trench isolation |
| CN101834135A (zh) * | 2010-04-22 | 2010-09-15 | 上海宏力半导体制造有限公司 | 一种双极型晶体管及其制作方法 |
| US9082722B2 (en) * | 2013-03-25 | 2015-07-14 | Raytheon Company | Monolithic integrated circuit (MMIC) structure and method for forming such structure |
| US11682718B2 (en) | 2021-04-15 | 2023-06-20 | International Business Machines Corporation | Vertical bipolar junction transistor with all-around extrinsic base and epitaxially graded intrinsic base |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
| US4381953A (en) * | 1980-03-24 | 1983-05-03 | International Business Machines Corporation | Polysilicon-base self-aligned bipolar transistor process |
| US4483726A (en) * | 1981-06-30 | 1984-11-20 | International Business Machines Corporation | Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area |
| JPH0771181B2 (ja) * | 1985-07-31 | 1995-07-31 | キヤノン株式会社 | 記録方法 |
| JPH0622238B2 (ja) * | 1985-10-02 | 1994-03-23 | 沖電気工業株式会社 | バイポ−ラ型半導体集積回路装置の製造方法 |
| JPS63184364A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| US4871684A (en) * | 1987-10-29 | 1989-10-03 | International Business Machines Corporation | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors |
| JPH06101473B2 (ja) * | 1988-12-05 | 1994-12-12 | 日本電気株式会社 | 半導体装置 |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
-
1990
- 1990-10-24 US US07/602,822 patent/US5137840A/en not_active Expired - Fee Related
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