KR100422360B1 - 바이폴라트랜지스터및그의제조방법 - Google Patents
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- base region
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 4
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 에미터와 베이스 사이의 균일한 접합을 형성하여 트랜지스터의 특성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 방법은, 상부에 제2전도형 고농도 콜렉트 매몰층과 제2전도형 에피택셜층이 순차적으로 형성된 제1전도형 반도체 기판을 제공하는 단계; 상기 에피택셜층 표면에 소정 깊이의 제1전도형 고농도 베이스 영역을 형성하는 단계; 상기 고농도 베이스 영역 상에 그의 소정 부분이 노출되도록 절연막 패턴을 형성하는 단계, 상기 절연막 패턴 및 노출된 고농도 베이스 영역 상에 제2전도형 불순물이 도핑된 산화막을 형성하는 단계; 상기 산화막에 도핑된 제2전도형 불순물이 노출된 고농도 베이스 영역으로 확산되도록 기판 결과물을 어닐링하여 상기 노출된 고농도 베이스 영역 표면에 제1전도형 저농도 베이스 영역을 형성하는 단계, 상기 도핑된 산화막을 식각하여 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 저농도 베이스 영역과 스페이서 및 이에 인접한 절연막 패턴 부분 상에 상기 저농도 베이스 영역과 콘택되는 제2전도형 고농도 에미터 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 에미터와 베이스 사이의 접합을 균일하게 형성할 수 있는 자기 정렬(Self-Alignment) 형태의 바이폴라 트랜지스터의 제조방법에 관한 것이다.
도 1A 내지 도 1E는 종래의 자기 정렬형 npn 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1A에 도시된 바와 같이, p형 반도체 기판(1) 상에 통상의 매몰층 형성 공정으로 n+매몰층(2)을 형성하고, 그 상부에 에피택셜 확산 공정으로(EDP)으로 n 에피택셜층(3)을 형성한다. 이어서, 상기 n 에피택셜층(3) 상에 LOCOS(LOCal Oxidation of Silicon) 방식으로 격리 산화막(4)을 형성한다. 그런다음, 상기한 반도체 기판(1) 상에 소정 두께로 제1폴리실리콘막을 형성한 후, 상기 제1폴리실리콘막 내에 p+이온으로서 B을 주입하여 p+폴리실리콘막(5)을 형성하고, 그 상부에 CVD 방식으로 제1산화막(6)을 형성한다.
도 1B에 도시된 바와 같이, 포토리소그라피 및 식각 공정으로 제1산화막(6) 및 p+폴리실리콘막(5)을 에피택셜층(3)의 소정 부분이 노출되도록 식각한다.
도 1C에 도시된 바와 같이, 제1산화막(6)을 열산화시킨 다음, 그 상부에 CVD 방식으로 소정의 산화막을 증착하여 노출된 에피택셜층(3) 상부에서는 얇고, 반면 p+폴리실리콘막(5) 상부에서는 두꺼운 제2산화막(7)을 형성한다.
그런다음, 기판 결과물에 대한 어닐링을 행하여 p+폴리실리콘막(5)의 p+이온을 에피택셜층(3)으로 확산시킴으로써 에피택셜층(3) 양측에 p+베이스 확산 영역(8)을 형성한다.
도 1D에 도시된 바와 같이, 제2산화막(7)을 통하여 노출된 에피택셜층(3)에 p 이온으로서 B을 주입하여 p+베이스 확산 영역(8)과 연결되는 p 베이스 영역(9)을 형성한다.
도 1E에 도시된 바와 같이, 노출된 에피택셜층(3) 상에 얇게 형성된 제2산화막(7)을 제거하고, 노출된 에피택셜층(3) 및 제2산화막(7) 상부에 제2폴리실리콘막을 형성한다. 이어서, 상기 제2폴리실리콘막 상에 n+이온을 주입하여 n+폴리실리콘막(10)을 형성하고, 소정의 어닐링을 진행하여 p 베이스 영역(9)에 n+에미터 영역(11)을 형성한다.
그런다음, n+폴리실리콘막(10)을 포토리소그라피 및 식각 공정을 통하여 에미터 전극의 형태로 패터닝한다.
그러나, 상기한 종래의 자기 정렬 형태의 바이폴라 트랜지스터의 제조방법은 공정이 매우 복잡하고 공정 마진이 부족한 문제가 있다.
뿐만 아니라, 상기한 바이폴라 트랜지스터의 제조 공정 중, 채널링 이펙트(channeling effect)를 감소시키기 위하여 베이스가 에미터에 대하여 7°만큼 틸트(tilt)시켜 이온주입을 실시하게 되는데, 이러한 이온주입시, 도 2에 도시된 바와 같이, 측벽 새도잉 이펙트(sidewall shadowing effect)에 의해 p 베이스 영역이 옵셋(offset)을 가지게 되어, 에미터 영역의 중앙에 비해 코너에서 상기 p 베이스 영역이 얕은 접합을 유지하게 됨으로써 트랜지스터의 특성을 저하시키는 문제가 있었다.
이에, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 에미터와 베이스 사이의 접합을 균일하게 형성하여 트랜지스터의 특성을 향상시킬 수 있는 바이폴라 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1E는 종래의 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
도 2는 상기한 종래의 바이폴라 트랜지스터의 문제점을 설명하기 위한 단면도.
도 3A 내지 도 3E는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : p형 반도체 기판 32 : n+매몰층
33 : n 에피층 34 : p+베이스 영역
35 : 산화막 37 : p-베이스 영역
38 : PSG막 스페이서 40 : n+에미터 영역
상기 목적을 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터의 제조방법은, 상부에 제2전도형 고농도 콜렉트 매몰층과 제2전도형 에피택셜층이 순차적으로 형성된 제1전도형 반도체 기판을 제공하는 단계; 상기 에피택셜층 표면에 소정 깊이의 제1전도형 고농도 베이스 영역을 형성하는 단계; 상기 고농도 베이스 영역 상에 그의 소정 부분이 노출되도록 절연막 패턴을 형성하는 단계; 상기 절연막 패턴 및 노출된 고농도 베이스 영역 상에 제2전도형 불순물이 도핑된 산화막을 형성하는 단계; 상기 산화막에 도핑된 제2전도형 불순물이 노출된 고농도 베이스 영역으로 확산되도록 기판 결과물을 어닐링하여 상기 노출된 고농도 베이스 영역 표면에 제1전도형 저농도 베이스 영역을 형성하는 단계; 상기 도핑된 산화막을 식각하여 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 저농도 베이스 영역과 스페이서 및 이에 인접한 절연막 패턴 부분 상에 저농도 베이스 영역과 콘택되는 제2전도형 고농도 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 구성으로 된 본 발명에 의하면, 절연막을 이용하여 자기 정렬 형태로 에미터와 베이스 영역을 형성해줌으로써 베이스 영역의 옵셋을 방지할 수 있으며, 아울러, 도핑된 산화막의 불순물을 확산시킴으로써 고농도 베이스 영역에 저농도 영역을 매우 얇게 형성할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3E는 본 발명의 실시예에 따른 npn 바이폴라 트랜지스터를 나타낸 단면도로서, 본 발명의 npn 바이폴라 트랜지스터는 p형 반도체 기판(31) 상에 형성된 n+콜렉터 매몰층(32)과, n+콜렉터 매몰층(32) 상에 형성된 n 에피택셜층(33)과, n에피택셜층(33) 내에 소정 두께만큼 형성된 p+베이스 영역(34)과, p+베이스 영역(34) 표면의 소정 부분에 얇게 형성된 p-베이스 영역(37)과, p-베이스 영역(37)과 접합하는 n+ 에미터 영역(38)과, 에미터 영역(38)과 p+베이스 영역(37) 사이에 형성되고 에미터 영역(38)과 p-베이스 영역(37)을 자기 정렬시키기 위한 산화막(35) 및 산화막(35) 측벽에 형성되고 에미터 영역(38)과 저농도 베이스 영역(37)을 자기정렬시키기 위한 PSG막 스페이서(38)를 포함한다.
이와 같은 구성으로된 본 발명에 따른 바이폴라 트랜지스터의 제조방법은 다음과 같다.
도 3A 내지 도 3E는 본 발명의 실시예에 따른 npn 바이폴라 트랜지스터의 제조방법을 설명하지 위한 공정 단면도이다.
먼저, 도 3A에 도시된 바와 같이, p형의 반도체 기판(31) 상에 통상의 매몰층 형성 공정으로 n+콜렉터 매몰층(32)을 형성하고, 그 상부에 에피택셜 확산(EDP)으로 n 에피택셜층(33)을 3,000 내지 10,000Å의 두께로 형성한다. 그런다음, 상기 에피택셜층(33) 표면에 p+이온을 주입하여 에피택셜층(33) 내에 소정 두께의 p+베이스 영역(34)을 형성한 후, 어닐링을 진행한다.
도 3B에 도시된 바와 같이, p+베이스 영역(34) 상에 산화막(35)을 증착한다. 그런다음, 상기 산화막(35) 상에 포토리소그라피 공정에 따라 소정의 마스크 패턴(도시되지 않음)을 형성한 후, 이를 이용하여 p+베이스 영역(34)이 소정 부분 노출되도록 상기 산화막(35)을 식각한다. 이후, 상기 마스크 패턴은 제거한다.
도 3C에 도시된 바와 같이, 산화막(35) 및 노출된 p+베이스 영역(34) 상에 PSG(Phosphorous-Silicate-Glass)막(36)을 증착한 후, 1차 급속열처리(RTA; Rapid Thermal Anneal) 공정을 진행하고, 이를 통해, PSG막(36)에서의 P 불순물을 확산시켜 p+베이스 영역(34) 표면에 매우 얇은 p-베이스 영역(37)을 형성한다.
도 3D에 도시된 바와 같이, PSG막(36)을 이방성 블랭킷 식각하여 산화막(35)측벽에 p+베이스 영역(34)과 이후 형성되는 n+에미터 영역간을 절연시키는 PSG막 스페이서(38)을 형성한다. 이어서, 전체 구조물 상부에 폴리실리콘막(39)을 증착한 후, POCl3개스를 이용한 포클 공정을 진행하여 폴리실리콘막(39)에 n+불순물을 주입한다.
도 3E에 도시된 바와 같이, n+불순물이 주입된 폴리실리콘막(39)을 포토리소그라피 및 식각 공정으로 패터닝하여 n+에미터 영역(40)을 형성한다. 그런다음, p-베이스 영역(37)과 에미터 영역(4)의 접합면을 좀더 균일하게 하기 위하여 기판 결과물에 대해 2차 급속 열처리 공정을 진행한다.
한편, 상기한 방법으로 pnp 바이폴라 트랜시스터를 제조할 수 있음은 이 분야의 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.
따라서, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
상기 실시예에 의하면, 산화막을 이용한 자기 정렬 형태의 에미터와 베이스 영역을 형성하여 베이스 영역의 옵셋을 방지함으로써 에미터와 베이스 사이에 균일한 접합을 형성할 수 있게 된다.
또한, PSG막에서의 P 불순물이 확산되어 p+베이스 영역에 p-베이스 영역이매우 얇게 형성됨으로써 소자의 특성을 향상시킬 수 있을 뿐만 아니라, 비교적 간단한 공정으로 자기 정렬 형태의 트랜지스터를 제조할 수 있게 됨으로써 생산성을 크게 향상시킬 수 있게 된다.
Claims (8)
- 상부에 제2전도형 고농도 콜렉트 매몰층과 제2전도형 에피택셜층이 순차적으로 형성된 제1전도형 반도체 기판을 제공하는 단계;상기 에피택셜층 표면에 소정 깊이의 제1전도형 고농도 베이스 영역을 형성하는 단계;상기 고농도 베이스 영역 상에 그의 소정 부분이 노출되도록 절연막 패턴을 형성하는 단계;상기 절연막 패턴 및 노출된 고농도 베이스 영역 상에 제2전도형 불순물이 도핑된 산화막을 형성하는 단계;상기 산화막에 도핑된 제2전도형 불순물이 노출된 고농도 베이스 영역으로 확산되도록 기판 결과물을 어닐링하여 상기 노출된 고농도 베이스 영역 표면에 제1전도형 저농도 베이스 영역을 형성하는 단계;상기 도핑된 산화막을 식각하여 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 저농도 베이스 영역과 스페이서 및 이에 인접한 절연막 패턴 부분 상에 상기 저농도 베이스 영역과 콘택되는 제2전도형 고농도 에미터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 전도형은 n형, 제 2 전도형은 p형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 도핑된 산화막은 PSG막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 에피택셜층은 3,000 내지 10,000Å의 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 어닐링은 급속 열처리 방식으로 진행하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 에미터 영역을 형성하는 단계는저농도 베이스 영역과 스페이서 및 절연막 패턴 상에 제2전도형 불순물이 주입된 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 패터닝하는 단계; 및상기 에미터 영역과 상기 베이스 영역의 접합을 균일하게 형성하기 위하여 어닐링하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 어닐링은 급속 열처리 방식으로 진행하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 폴리실리콘막의 불순물 주입 공정은 POCl3개스를 이용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049845A KR100422360B1 (ko) | 1996-10-29 | 1996-10-29 | 바이폴라트랜지스터및그의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049845A KR100422360B1 (ko) | 1996-10-29 | 1996-10-29 | 바이폴라트랜지스터및그의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030451A KR19980030451A (ko) | 1998-07-25 |
| KR100422360B1 true KR100422360B1 (ko) | 2004-05-31 |
Family
ID=37323541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960049845A KR100422360B1 (ko) | 1996-10-29 | 1996-10-29 | 바이폴라트랜지스터및그의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100422360B1 (ko) |
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-
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| JPH05109744A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体装置 |
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| Publication number | Publication date |
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| KR19980030451A (ko) | 1998-07-25 |
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