JPH07105401B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置およびその製造方法に係り、特に
バイポーラトランジスタにおけるエミッタ領域、また
は、絶縁ゲート型（MOS）トランジスタにおけるドレイ
ン領域あるいはソース領域およびの形成方法に関する。

（従来の技術） 第４図は、従来のバイポーラトランジスタの一例とし
て、二層ポリシリコン構造のセルフアライン型のNPNト
ランジスタの断面構造を示している。ここで、40はＰ型
半導体基板、41はN⁺埋込み層、42はN^-エピタキシャル
層、43はディープN⁺領域、44は素子分離用のフィールド
絶縁膜、EBはP⁺型の外部ベース領域、IBはP_-型の内部ベ
ース領域、ＥはN⁺型のエミッタ領域、45はＰ型ポリシリ
コン膜からなる外部ベース引出し電極、46は外部ベース
引出し電極45を覆う絶縁膜、47はエミッタ開口側壁部に
形成されたノンドープ・ポリシリコンからなるエミッタ
開口規定用のサイドウォール、48はＮ型ポリシリコン膜
からなるエミッタ引出し電極である。上記サイドウォー
ル47は、エミッタ開口内の基板上の絶縁膜をエッチング
するためのマスクとなり、結果的にエミッタ引出し電極
48とエミッタ領域Ｅとのコンタクトの大きさを規定して
いる。なお、前記外部ベース領域EBは、外部ベース引出
し電極（Ｐ型ポリシリコン膜）からのＰ型不純物の拡散
により形成され、前記エミッタ領域Ｅは、エミッタ引出
し電極（Ｎ型ポリシリコン膜）からのＮ型不純物の拡散
により形成される。

上記構造によれば、エミッタ領域とベース領域とはマス
ク合わせを必要とせずに自己整合的に形成することが可
能であり、外部ベース領域EBとエミッタ領域Ｅとの間に
マスク合わせ余裕が不要であり、外部ベース抵抗が小さ
くなる。また、エミッタ領域Ｅは、サイドウォール47の
存在により、ガラスマスク上の外部ベース引出し電極45
の間隔よりも狭められるので、内部ベース抵抗も小さく
なる。これにより、極めて優れた特性が得られる。

しかし、上記構造では、ノンドープ・ポリシリコンから
なるエミッタ開口規定用のサイドウォール47にエミッタ
不純物拡散源となるエミッタ引出し電極48が接触してい
るので、文献（Digest of IEEE 1987,Bipolar Circuits
and Technology Meeting,p.176 B.Y.Hwang etc.）で指
摘される如く、エミッタ不純物拡散に際してサイドウォ
ール47がエミッタ引出し電極48から不純物を吸い出す。
この場合、エミッタ引出し電極48が薄く、しかも、エミ
ッタ幅が狭いと、エミッタ引出し電極48にドープされた
不純物のうちサイドウォール47に拡散する量が無視でき
ず、基板への拡散量が小さくなる。これにより、エミッ
タ領域Ｅのうちでサイドウォール47に近い側ではエミッ
タ不純物濃度が低下し、あるいは、エミッタ接合深さが
浅くなり、トランジスタのスイッチ時間が長くなり、電
流増幅率や遮断周波数が低下する等の不都合が生じる。

第５図は、第４図中のエミッタ領域の付近を取り出して
拡大して示しており、エミッタ領域の接合深さがエミッ
タ開口下の中央部に比べて周辺部で著しく浅くなってい
る様子が分かる。

なお、従来のMOS型トランジスタにおけるドレイン領域
あるいはソース領域においても、上記と同様に、領域の
接合深さがドレイン開口あるいはソース開口下の中央部
に比べて周辺部で著しく浅くなっている。

（発明が解決しようとする課題） 上記したように従来の半導体装置は、エミッタ領域のう
ちでエミッタ・サイドウォールに近い側では接合深さが
浅くなり、ドレイン領域あるいはソース領域のうちでド
レイン・サイドウォールあるいはソース・サイドウォー
ルに近い側では接合深さが浅くなるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、エミッタ領域の接合深さがエミッタ開口下の
中央部と周辺部とでほぼ一定になる、または、ドレイン
領域あるいはソース領域の接合深さがドレイン開口下あ
るいはソース開口下の中央部と周辺部とでほぼ一定にな
り、特性の良い半導体装置およびその製造方法を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、エミッタ開口を規定するサイド
ウォールを有するバイポーラトランジスタにおけるエミ
ッタ領域の接合深さが、エミッタ開口下の中央部と周辺
部とでほぼ一定であることを特徴とする。

また、本発明の半導体装置は、２つのゲート電極間のド
レイン開口あるいはソース開口を規定するサイドウォー
ルを有するMOSトランジスタにおけるドレイン領域ある
いはソース領域の接合深さが、ドレイン開口あるいはソ
ース開口下の中央部と周辺部とでほぼ一定であることを
特徴とする。

また、本発明の半導体装置の製造方法は、バイポーラト
ランジスタの形成工程でエミッタ開口規定用のサイドウ
ォールを形成する際、後で形成されるエミッタ不純物拡
散源の不純物と等しい濃度となるように同じ不純物を導
入することを特徴とする。

また、本発明の半導体装置の製造方法は、MOSトランジ
スタの形成工程でドレイン開口あるいはソース開口規定
用のサイドウォールを形成する際、後で形成されるドレ
イン不純物拡散源あるいはソース不純物拡散源の不純物
と等しい濃度となるように同じ不純物を導入することを
特徴とする。

（作用） 第１の発明の半導体装置は、エミッタ領域の接合深さが
エミッタ開口下の中央部と周辺部とでほぼ一定であり、
特性の良いバイポーラトラジスタが実現される。

また、第２の発明の半導体装置は、ドレイン領域あるい
はソース領域の接合深さがドレイン開口あるいはソース
開口下の中央部と周辺部とでほぼ一定であり、特性の良
いMOSトランジスタが実現される。

また、第３の発明の半導体装置の製造方法は、バイポー
ラトランジスタの形成工程でのエミッタ不純物拡散に際
して、エミッタ不純物拡散源の不純物と等しい濃度とな
るように同じ不純物が導入されたサイドウォールにエミ
ッタ不純物拡散源が接触しているので、サイドウォール
がエミッタ不純物拡散源から不純物を吸い出す度合いが
低い。このため、エミッタ不純物拡散源が薄く、しか
も、エミッタ幅が狭くても、エミッタ不純物拡散源にド
ープされた不純物のうちサイドウォールに拡散する量を
無視でき、基板への拡散量が十分に得られる。これによ
り、エミッタ領域のうちでサイドウォールに近い側でも
正常な深さに拡散層を形成でき、エミッタ領域の接合深
さがエミッタ開口下の中央部と周辺部とでほぼ一定にな
る。

また、第４の発明の半導体装置の製造方法は、MOSトラ
ンジスタの形成工程でのドレイン拡散あるいはソース拡
散に際して、ドレイン不純物拡散源あるいはソース不純
物拡散源の不純物と等しい濃度となるように同じ不純物
が導入されたサイドウォールにドレイン不純物拡散源あ
るいはソース不純物拡散源が接触しているので、サイド
ウォールがドレイン不純物拡散源あるいはソース不純物
拡散源から不純物を吸い出す度合いが低い。このため、
どれいん不純物拡散源あるいはソース不純物拡散源が薄
く、しかも、ドレイン開口あるいはソース開口が狭くて
も、ドレイン不純物拡散源あるいはソース不純物拡散源
にドープされた不純物がサイドウォールに拡散すること
を防止でき、基板への拡散量が十分に得られる。これに
より、ドレイン領域あるいはソース領域のうちでサイド
ウォールに近い側でも正常な深さに拡散層を形成でき、
ドレイン領域あるいはソース領域の接合深さがドレイン
開口あるいはソース開口下の中央部と周辺部とでほぼ一
定になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）乃至（ｅ）は、二層ポリシリコン構造のセ
ルフアライン型のNPNトランジスタの製造工程における
半導体基板の断面構造を示しており、以下、第１図
（ａ）乃至（ｅ）を参照しながらNPNトランジスタの形
成方法を説明する。

まず、第１図（ａ）に示すように、Ｐ型半導体基板10の
表面にN^-エピタキシャル層11を有し、内部にN⁺型の埋込
み層12を有する半導体基板13を形成する。この半導体基
板13の主表面（N^-エピタキシャル層11の表面）に素子形
成予定領域を取り囲む形でフィールド絶縁膜13を選択酸
化法により形成し、N^-エピタキシャル層11の一部に前記
N⁺埋込み層12に達するディープN⁺領域14を形成する。次
に、基板上の全面に比較的薄い酸化膜15を形成し、さら
に、素子形成予定領域表面の酸化膜15を除去し、N^-エピ
タキシャル層11表面の少なくとも素子形成予定領域上
に、外部ベース引出し電極および外部ベース拡散源とな
るＰ型不純物（例えばボロン）が添加された第１半導体
膜（本例では第１ポリシリコン膜）16と、CVD（気相成
長）法による酸化膜よりなる第１絶縁膜17を順次形成す
る。

次に、第１図（ｂ）に示すように、前記第１絶縁膜17お
よび第１ポリシリコン膜16をパターニングしてセルフア
ライン開口を形成した後、アニール処理する。これによ
り、第１ポリシリコン膜が外部ベース引出し電極16″に
なると共に、半導体基板主表面の素子形成予定領域にP⁺
外部ベース領域EBが形成される。この後、セルフアライ
ン開口に露出した前記第１絶縁膜17、外部ベース引出し
電極16″および半導体基板主表面の各表面を覆うよう
に、基板上の全面に第２絶縁膜18を形成する。次に、エ
ミッタ開口を規定するサイドウォールを形成するため、
基板上の全面に第２半導体膜（本例では第２ポリシリコ
ン膜）19を形成する。この場合、後で形成されるエミッ
タ引出し電極の不純物と同じ不純物および等しい濃度と
なるように、上記第２ポリシリコン膜19に不純物を導入
する。この不純物の導入方法としては、第２ポリシリ
コン膜19をCVD法により形成する際に不純物を含むガス
を導入するか、第２ポリシリコン膜19を堆積した後に
イオン注入により膜中に不純物を導入し、熱拡散により
膜中不純物濃度を均一化するか、第２ポリシリコン膜
19を堆積した後に不純物を含む絶縁膜（図示せず）を堆
積し、この絶縁膜から熱拡散により膜中に不純物を導入
するなどの方法がある。なお、上記第２ポリシリコン膜
19の膜中不純物濃度は均一である必要があり、不純物を
導入する際、第２絶縁膜18により下地側への拡散が止め
られるので、通常の熱拡散炉により膜中不純物濃度を容
易に均一化することが可能である。

なお、前記第２絶縁膜18の形成前あるいは形成後に、前
記外部ベース引出し電極16″により囲まれた内側領域の
基板にＰ型不純物をイオン注入してP_-内部ベース領域IB
を形成する。

次に、第１図（ｃ）に示すように、前記第２ポリシリコ
ン膜19をエッチバックし、サイドウォール19″を形成す
る。なお、本工程のエッチングは、トランジスタの寸法
を精密に規定するため、異方性エッチング法で行なう。

次に、第１図（ｄ）に示すように、上記サイドウォール
19″をマスクにして、露出している第２絶縁膜18（その
下地に酸化膜15がある場合にはこの酸化膜15も含む。）
を異方性エッチングによりエッチバックしてエミッタ開
口を設けると共に前記ディープN⁺領域14を露出させる。

次に、第１図（ｅ）に示すように、エミッタ引出し電極
ならびにエミッタ拡散源となる第３ポリシリコン膜20を
堆積する。この場合、エミッタ拡散源となる第３ポリシ
リコミン膜20への不純物導入は、イオン注入法によりＮ
型不純物として例えば砒素を導入するが、イオン注入法
以外でも構わない。次に、基板上面に砒素の外拡散防止
保護膜としてCVD法による酸化膜（図示せず）を形成し
た後、熱処理を行ってエミッタ拡散を行ってエミッタ領
域Ｅを形成する。この後、第３ポリシリコン膜20をパタ
ーニングしてエミッタ引出し電極20″を形成する。

次に、外部ベース引出し電極16″上の第１酸化膜17を選
択除去してベース電極開口（図示せず）を設け、金属配
線（通常、アルミニウム配線）を形成することにより、
NPNトランジスタが完成する。

第２図は、第１図（ｅ）中のエミッタ領域Ｅの付近を取
り出して拡大して示しており、エミッタ領域Ｅの接合深
さがエミッタ開口下の中央部と周辺部とでほぼ一定にな
っている。

即ち、上記実施例のNPNトランジスタの形成工程におい
ては、エミッタ不純物拡散に際して、エミッタ不純物拡
散源の不純物と等しい濃度となるように同じ不純物が導
入されたサイドウォール19″にエミッタ不純物拡散源が
接触しているので、エミッタ不純物拡散に際してサイド
ウォール19″がエミッタ不純物拡散源から不純物を吸い
出す度合いが低い。このため、エミッタ不純物拡散源が
薄く、しかも、エミッタ幅が狭くても、エミッタ不純物
拡散源にドープされた不純物のうちサイドウォール19″
に拡散する量を無視でき、基板への拡散量が十分に得ら
れる。これにより、エミッタ領域Ｅのうちでサイドウォ
ール19″に近い側でも正常な深さに拡散層を形成でき、
エミッタ領域の接合深さがエミッタ開口下の中央部と周
辺部とでほぼ一定になり、トランジスタのスイッチ時間
が長くなったり、電流増幅率や遮断周波数が低下したり
する等の不都合が生じることはない。

第３図は本発明の他の実施例に係るMOSトランジスタの
断面構造を示しており、30は半導体基板、31は基板表面
上のゲート絶縁膜、32および33はそれぞれゲート電極、
34はゲート電極・基板表面上の絶縁膜、35は上記２つの
ゲート電極32および33に挾まれたドレイン開口あるいは
ソース開口を規定するためのサイドウォールであり、上
記２つのゲート電極32および33の側壁に前記絶縁膜34を
介して形成されている。36はドレイン領域あるいはソー
ス領域、37はドレイン配線あるいはソース配線（ポリシ
リコン）、38は保護絶縁膜である。

上記MOSトランジスタを形成するためには、半導体基板3
0の主表面上の素子形成予定領域周辺にフィールド絶縁
膜（図示せず）を形成する工程と、上記半導体基板主表
面上の素子形成予定領域上にゲート絶縁膜31を形成する
工程と、上記半導体基板主表面上の素子形成予定領域上
でゲート絶縁膜31上にゲート電極32、33…を形成する工
程と、上記ゲート電極32、33…上および基板表面上に第
１絶縁膜34を形成する工程と、前記ゲート電極32、33…
のうちの隣り合う所定のゲート電極32、33の相対向する
側壁部に、後で形成されるドレイン配線あるいはソース
配線37の不純物と等しい濃度となるように同じ不純物が
導入されたサイドウォール35を形成する工程と、このサ
イドウォール35をマスクとして前記第１絶縁膜34、ゲー
ト絶縁膜31を除去してドレイン開口あるいはソース開口
を形成する工程と、上記ドレイン開口あるいはソース開
口に接するドレイン拡散用あるいはソース拡散用の第３
半導体膜を形成し、ドレイン拡散あるいはソース拡散を
行ってドレイン領域あるいはソース領域36を形成し、上
記第３半導体膜をパターニングしてドレイン配線あるい
はソース配線37を形成する工程と順次実施すればよい。

上記MOSトランジスタの形成工程においても、ドレイン
拡散あるいはソース拡散に際して、ドレイン不純物拡散
源あるいはソース不純物拡散源の不純物と等しい濃度と
なるように同じ不純物が導入されたサイドウォール35に
ドレイン不純物拡散源あるいはソース不純物拡散源が接
触しているので、サイドウォール35がドレイン不純物拡
散源あるいはソース不純物拡散源から不純物を吸い出す
度合いが低い。このため、ドレイン不純物拡散源あるい
はソース不純物拡散源が薄く、しかも、ドレイン開口あ
るいはソース開口が狭くても、ドレイン不純物拡散源あ
るいはソース不純物拡散源にドープされた不純物がサイ
ドウォール35に拡散することを防止でき、基板への拡散
量が十分に得られる。これにより、ドレイン領域あるい
はソース領域36のうちでサイドウォール35に近い側でも
正常な深さに拡散層を形成でき、ドレイン領域あるいは
ソース領域36の接合深さがドレイン開口あるいはソース
開口下の中央部と周辺部とでほぼ一定になる。

なお、上記実施例では、ディスクリート・デバイスにつ
いて説明を行ったが、本発明は、バイポーラ型、あるい
は、MOS（CMOS）型、あるいは、バイポーラ・MOS（CMO
S）型の半導体集積回路およびその製造方法にも適用で
きる。

［発明の効果］ 上述したように本発明によれば、エミッタ領域の接合深
さがエミッタ開口下の中央部と周辺部とでほぼ一定にな
る、または、ドレイン領域あるいはソース領域の接合深
さがドレイン開口下あるいはソース開口下の中央部と周
辺部とでほぼ一定になる特性の良い半導体装置およびそ
の製造方法を実現することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の一実施例に係るバイ
ポーラトランジスタの形成方法における各工程での半導
体基板の断面構造を示す図、第２図は第１図（ｅ）中の
エミッタ領域の付近を取り出して拡大して示す断面図、
第３図は本発明の他の実施例に係るMOSトランジスタの
断面構造を示す図、第４図は従来のセルフアライン・ト
ランジスタの一部を示す断面図、第５図は第４図中のエ
ミッタ領域の付近を拡大して示す断面図である。 10……Ｐ型半導体基板、11……N⁺埋込み層、12……N^-エ
ピタキシャル層、13……フィールド絶縁膜、14……ディ
ープN⁺領域、15……酸化膜、16……第１ポリシリコン
膜、16″……外部ベース引出し電極、17……第１絶縁
膜、18……第２絶縁膜、19……第２ポリシリコン膜、1
9″……サイドウォール、20″……エミッタ引出し電
極、EB……外部ベース領域、IB……内部ベース領域、Ｅ
……エミッタ領域。

Claims (4)

【特許請求の範囲】
1. 【請求項１】エミッタ開口を規定するサイドウォール
   が、バイポーラトランジスタのエミッタ領域と少なくと
   も同じ導電性のポリシリコンにより構成されてなるバイ
   ポーラ半導体装置において、 バイポーラトランジスタのエミッタ領域の接合深さが、
   上記エミッタ開口下の中央部と周辺部とでほぼ一定であ
   ることを特徴とする半導体装置。
2. 【請求項２】２つのゲート電極間のドレイン開口あるい
   はソース開口を規定するサイドウォールが、電界効果ト
   ランジスタのドレイン領域あるいはソース領域と少なく
   とも同じ導電性のポリシリコンにより構成されてなる絶
   縁ゲート型半導体装置において、 電界効果トランジスタのドレイン領域あるいはソース領
   域の接合深さが、上記ドレイン開口あるいはソース開口
   下の中央部と周辺部とでほぼ一定であることを特徴とす
   る半導体装置。
3. 【請求項３】バイポーラトランジスタの形成に際して、 半導体基板主表面上の素子形成予定領域周辺にフィール
   ド絶縁膜を形成する工程と、 上記半導体基板主表面上の少なくとも素子形成予定領域
   上にベース引出し電極と外部ベース拡散源とを兼ねる第
   １半導体膜を形成する工程と、 上記第１半導体膜上に第１絶縁膜を形成する工程と、 エミッタ形成予定領域上で上記第１絶縁膜、前記第１半
   導体膜を順次除去し、セルフアライン開口を形成する工
   程と、 上記セルフアライン開口に露出した前記第１絶縁膜、前
   記第１半導体膜および半導体基板主表面の各表面に、第
   ２絶縁膜を形成する工程と、 前記セルフアライン開口の内側に、後で形成されるエミ
   ッタ引出し電極の不純物と等しい濃度となるように同じ
   不純物が導入されたサイドウォールを形成する工程と、 このサイドウォールをマスクとしてセルフアライン開口
   底面の前記第２絶縁膜を除去してエミッタ開口を設ける
   工程と、 上記第２絶縁膜の形成前あるいは形成後に、前記外部ベ
   ース引出し電極により囲まれた内側領域の基板表面に内
   部ベース領域を形成する工程と、 上記エミッタ開口に接するエミッタ拡散用の第３半導体
   膜を形成し、エミッタ拡散を行い、上記第３半導体膜を
   パターニングしてエミッタ引出し電極を形成する工程と を具備することを特徴とする半導体装置の製造方法。
4. 【請求項４】絶縁ゲート型電界効果トランジスタの形成
   に際して、 半導体基板主表面上の素子形成予定領域周辺にフィール
   ド絶縁膜を形成する工程と、 上記半導体基板主表面上の素子形成予定領域上にゲート
   絶縁膜を形成する工程と、 上記半導体基板主表面上の素子形成予定領域上でゲート
   絶縁膜上にゲート電極を形成する工程と、 上記ゲート電極上および基板表面上に第１絶縁膜を形成
   する工程と、 上記ゲート電極のうちの隣り合う所定のゲート電極の相
   対向する側壁部に、後で形成されるドレイン配線あるい
   はソース配線の不純物と等しい濃度となるように同じ不
   純物が導入されたサイドウォールを形成する工程と、 このサイドウォールをマスクとして前記第１絶縁膜、ゲ
   ート絶縁膜を除去してドレイン開口あるいはソース開口
   を形成する工程と、 上記ドレイン開口あるいはソース開口に接するドレイン
   拡散用あるいはソース拡散用の第３半導体膜を形成し、
   ドレイン拡散あるいはソース拡散を行ってドレイン領域
   あるいはソース領域を形成し、上記第３半導体膜をパタ
   ーニングしてドレイン配線あるいはソース配線を形成す
   る工程と を具備することを特徴とする半導体装置の製造方法。