JPH07254701A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07254701A JPH07254701A JP4402394A JP4402394A JPH07254701A JP H07254701 A JPH07254701 A JP H07254701A JP 4402394 A JP4402394 A JP 4402394A JP 4402394 A JP4402394 A JP 4402394A JP H07254701 A JPH07254701 A JP H07254701A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- substrate
- conductor layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコン層からの拡散により、ソース・
ドレイン接合を形成することにより、ソース，ドレイン
接合が浅くなっても安定してシリサイド化が可能でソー
ス・ドレイン抵抗の低いＭＯＳトランジスタ構造を提供
する。 【構成】 Ｐ型シリコン基板１に形成したＰウェル拡散
領域３に形成したＮ型ＭＯＳトランジスタにおいて、ソ
ース・ドレイン領域に形成したポリシリコン膜９からヒ
素を拡散することにより、ソース・ドレインのヒ素拡散
領域１０を形成し、さらにポリシリコン膜９の表面にシ
リサイド層１２を形成する。
ドレイン接合を形成することにより、ソース，ドレイン
接合が浅くなっても安定してシリサイド化が可能でソー
ス・ドレイン抵抗の低いＭＯＳトランジスタ構造を提供
する。 【構成】 Ｐ型シリコン基板１に形成したＰウェル拡散
領域３に形成したＮ型ＭＯＳトランジスタにおいて、ソ
ース・ドレイン領域に形成したポリシリコン膜９からヒ
素を拡散することにより、ソース・ドレインのヒ素拡散
領域１０を形成し、さらにポリシリコン膜９の表面にシ
リサイド層１２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にソース，ドレイン領域を低抵抗化し
た半導体装置及びその製造方法に関する。
造方法に関し、特にソース，ドレイン領域を低抵抗化し
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のＣＭＯＳプロセスで用いられるＮ
型ＭＯＳトランジスタは、特開昭６３−２９６３６８号
に示されているような構造が一般的である。このような
従来例の構造断面を図５に示す。従来例では図５に示す
ようにＰ型シリコン基板１に、Ｐ型ウェル拡散領域３
と、素子を分離するためのロコス酸化膜２とを形成し、
ゲート酸化膜６を形成した後、ゲート電極となるゲート
・ポリシリコン４を素子領域の中央に選択的に形成す
る。
型ＭＯＳトランジスタは、特開昭６３−２９６３６８号
に示されているような構造が一般的である。このような
従来例の構造断面を図５に示す。従来例では図５に示す
ようにＰ型シリコン基板１に、Ｐ型ウェル拡散領域３
と、素子を分離するためのロコス酸化膜２とを形成し、
ゲート酸化膜６を形成した後、ゲート電極となるゲート
・ポリシリコン４を素子領域の中央に選択的に形成す
る。
【０００３】さらに、イオン注入によりＬＤＤリン拡散
領域７を形成した後、ゲート電極側壁酸化膜８をエッチ
バックにより形成し、その後セルフアライン的にＮ型不
純物であるヒ素をイオン注入することにより、ソース・
ドレインとヒ素拡散領域１０を形成する。
領域７を形成した後、ゲート電極側壁酸化膜８をエッチ
バックにより形成し、その後セルフアライン的にＮ型不
純物であるヒ素をイオン注入することにより、ソース・
ドレインとヒ素拡散領域１０を形成する。
【０００４】最後にシリコンとシリサイドを形成するチ
タンなどの金属膜を表面に形成しシリサイド化すること
により、ゲート・ポリシリコン４の表面にシリサイド層
１２を形成する。Ｐ型ＭＯＳトランジスタの場合も、Ｐ
Ｎが逆である以外は全く同様である。
タンなどの金属膜を表面に形成しシリサイド化すること
により、ゲート・ポリシリコン４の表面にシリサイド層
１２を形成する。Ｐ型ＭＯＳトランジスタの場合も、Ｐ
Ｎが逆である以外は全く同様である。
【０００５】
【発明が解決しようとする課題】この従来のＣＭＯＳプ
ロセスにおけるトランジスタ構造では、ソース・ドレイ
ンの接合がある程度以上深い場合は問題がないが、０．
１μｍ位より浅くなると、シリサイド層１２の厚さコン
トロールが難しいため、シリサイド層１２を形成するた
めの金属が接合まで届いてしまい、接合リークを発生さ
せるという問題点がある。
ロセスにおけるトランジスタ構造では、ソース・ドレイ
ンの接合がある程度以上深い場合は問題がないが、０．
１μｍ位より浅くなると、シリサイド層１２の厚さコン
トロールが難しいため、シリサイド層１２を形成するた
めの金属が接合まで届いてしまい、接合リークを発生さ
せるという問題点がある。
【０００６】特にクォーター・ミクロン以下のゲート長
になった場合はソース・ドレイン接合の深さは上記の値
になると考えられ、また、このような浅い接合では、よ
り抵抗が増加するため、従来の構造ではソース・ドレイ
ン抵抗を低減しながら、ゲート寸法の縮小を行うことは
難しい。
になった場合はソース・ドレイン接合の深さは上記の値
になると考えられ、また、このような浅い接合では、よ
り抵抗が増加するため、従来の構造ではソース・ドレイ
ン抵抗を低減しながら、ゲート寸法の縮小を行うことは
難しい。
【０００７】本発明の目的は、ソース・ドレイン抵抗を
低減した半導体装置及びその製造方法を提供することに
ある。
低減した半導体装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ＭＯＳトランジスタの
ゲート，ソース，ドレイン，引出部を有する半導体装置
であって、ゲートは、基板上に隆起して形成されたもの
であり、ソース及びドレインは、基板内に形成された半
導体領域からなるものであり、引出部は、ソースとドレ
インとにそれぞれ電気的に接合され、基板上に隆起して
形成されたものである。
め、本発明に係る半導体装置は、ＭＯＳトランジスタの
ゲート，ソース，ドレイン，引出部を有する半導体装置
であって、ゲートは、基板上に隆起して形成されたもの
であり、ソース及びドレインは、基板内に形成された半
導体領域からなるものであり、引出部は、ソースとドレ
インとにそれぞれ電気的に接合され、基板上に隆起して
形成されたものである。
【０００９】また、引出部は、導体層とシリサイド層と
からなり、導体層は、基板のソース及びドレインをなす
拡散層に接合され、基板上に隆起して形成されたもので
あり、シリサイド層は、導体層の表面を金属でシリサイ
ド化して形成されたものである。
からなり、導体層は、基板のソース及びドレインをなす
拡散層に接合され、基板上に隆起して形成されたもので
あり、シリサイド層は、導体層の表面を金属でシリサイ
ド化して形成されたものである。
【００１０】また、ゲートは、ポリシリ／シリサイドの
積層構造膜を含むものである。
積層構造膜を含むものである。
【００１１】また、本発明に係る半導体装置の製造方法
は、ＭＯＳトランジスタのソース・ドレイン形成工程
と、引出部形成工程とを有する半導体装置の製造方法で
あって、ソース・ドレインは、基板内に形成された半導
体領域からなり、引出部は、ソース・ドレインにそれぞ
れ電気的に接合され、基板上に隆起して形成されたもの
であり、ソース・ドレイン形成工程は、基板上に隆起し
て形成した導体層からの拡散によってソース・ドレイン
を形成する処理であり、引出部形成工程は、基板上に隆
起して形成した導体層をエッチバックした後、その表面
をシリサイド化することにより引出部を形成する処理で
ある。
は、ＭＯＳトランジスタのソース・ドレイン形成工程
と、引出部形成工程とを有する半導体装置の製造方法で
あって、ソース・ドレインは、基板内に形成された半導
体領域からなり、引出部は、ソース・ドレインにそれぞ
れ電気的に接合され、基板上に隆起して形成されたもの
であり、ソース・ドレイン形成工程は、基板上に隆起し
て形成した導体層からの拡散によってソース・ドレイン
を形成する処理であり、引出部形成工程は、基板上に隆
起して形成した導体層をエッチバックした後、その表面
をシリサイド化することにより引出部を形成する処理で
ある。
【００１２】また、引出部をなす導体層を形成する際
に、同一基板上に形成されるバイポーラトランジスタの
エミッタ及びコレクタの領域に渡って導体層を形成し、
該導体層をエッチバックした後、その表面をシリサイド
化することにより、これをバイポーラトランジスタのエ
ミッタ及びコレクタにそれぞれ電気的に接合する引出部
として用いるものである。
に、同一基板上に形成されるバイポーラトランジスタの
エミッタ及びコレクタの領域に渡って導体層を形成し、
該導体層をエッチバックした後、その表面をシリサイド
化することにより、これをバイポーラトランジスタのエ
ミッタ及びコレクタにそれぞれ電気的に接合する引出部
として用いるものである。
【００１３】
【作用】基板上に隆起して形成した導体層からの拡散に
より、ソース・ドレイン接合を形成することにより、ソ
ース・ドレイン接合が浅くなっても安定してシリサイド
化が可能で、かつソース・ドレインの低抵抗化を図る。
より、ソース・ドレイン接合を形成することにより、ソ
ース・ドレイン接合が浅くなっても安定してシリサイド
化が可能で、かつソース・ドレインの低抵抗化を図る。
【００１４】
【実施例】以下、本発明の実施例を図により説明する。
【００１５】（実施例１）図３（ｉ）に示すように本発
明に係る半導体装置は、ＭＯＳトランジスタのゲート
Ｇ，ソースＳ，ドレインＤ，引出部Ｈを有している。
明に係る半導体装置は、ＭＯＳトランジスタのゲート
Ｇ，ソースＳ，ドレインＤ，引出部Ｈを有している。
【００１６】ゲートＧは、基板１上に隆起して形成され
たものであり、ソースＳ及びドレインＤは、基板１内に
形成された半導体領域７，１０からなるものであり、引
出部Ｈは、ソースＳとドレインＤとにそれぞれ電気的に
接合され、基板１上に隆起して形成されたものである。
たものであり、ソースＳ及びドレインＤは、基板１内に
形成された半導体領域７，１０からなるものであり、引
出部Ｈは、ソースＳとドレインＤとにそれぞれ電気的に
接合され、基板１上に隆起して形成されたものである。
【００１７】引出部Ｈは、導体層９とシリサイド層１２
とからなり、導体層９は、基板のソース及びドレインを
なす半導体領域に電気的に接合され、基板１上に隆起し
て形成されたものであり、シリサイド層１２は、導体層
９の表面を金属でシリサイド化して形成されたものであ
る。実施例では、導体層９として、ポリシリコン膜を用
いている。
とからなり、導体層９は、基板のソース及びドレインを
なす半導体領域に電気的に接合され、基板１上に隆起し
て形成されたものであり、シリサイド層１２は、導体層
９の表面を金属でシリサイド化して形成されたものであ
る。実施例では、導体層９として、ポリシリコン膜を用
いている。
【００１８】図３（ｉ）に示した上記構成した本発明に
係る半導体装置は、ＭＯＳトランジスタのソース・ドレ
イン形成工程と、引出部形成工程を経て製造される。す
なわち、ソース・ドレイン形成工程は、基板１上に隆起
して形成した導体層９からの拡散によってソースＳ・ド
レインＤを形成する処理であり、引出部形成工程は、基
板１上に隆起して形成した導体層９をエッチバックした
後、その表面をシリサイド化することにより引出部を形
成する処理である。
係る半導体装置は、ＭＯＳトランジスタのソース・ドレ
イン形成工程と、引出部形成工程を経て製造される。す
なわち、ソース・ドレイン形成工程は、基板１上に隆起
して形成した導体層９からの拡散によってソースＳ・ド
レインＤを形成する処理であり、引出部形成工程は、基
板１上に隆起して形成した導体層９をエッチバックした
後、その表面をシリサイド化することにより引出部を形
成する処理である。
【００１９】次に本発明の製造方法の具体例について図
面を参照して説明する。図１〜図３は、本発明をＮＭＯ
Ｓトランジスタに適用した場合の製造工程を説明したも
のである。以下、製造工程順に説明する。
面を参照して説明する。図１〜図３は、本発明をＮＭＯ
Ｓトランジスタに適用した場合の製造工程を説明したも
のである。以下、製造工程順に説明する。
【００２０】図１（ａ）に示すように、濃度が５×１０
14ｃｍ-3程度のＰ型シリコン基板１にＰ型ウェル拡散領
域３を形成し、絶縁分離のためのロコス酸化膜２をＰ型
ウェル拡散領域３の側方に選択的に設ける。ロコス酸化
膜２の膜厚は３０００〜６０００Å程度にする。
14ｃｍ-3程度のＰ型シリコン基板１にＰ型ウェル拡散領
域３を形成し、絶縁分離のためのロコス酸化膜２をＰ型
ウェル拡散領域３の側方に選択的に設ける。ロコス酸化
膜２の膜厚は３０００〜６０００Å程度にする。
【００２１】さらに図１（ｂ）に示すように表面にゲー
ト酸化膜６を５０〜２００Å形成したのち、ゲートとな
る１０００〜３０００Å程度のリンを高濃度に含んだゲ
ート・ポリシリコン４を形成する。抵抗を低くするため
に、ゲート・ポリシリコン４の代わりにポリシリ／シリ
サイドの積層構造膜でも良い。さらに１０００〜２００
０Åの酸化膜５をゲート・ポリシリコン４上に形成す
る。ここに、酸化膜５，ゲート・ポリシリコン４からゲ
ートＧが構成される。
ト酸化膜６を５０〜２００Å形成したのち、ゲートとな
る１０００〜３０００Å程度のリンを高濃度に含んだゲ
ート・ポリシリコン４を形成する。抵抗を低くするため
に、ゲート・ポリシリコン４の代わりにポリシリ／シリ
サイドの積層構造膜でも良い。さらに１０００〜２００
０Åの酸化膜５をゲート・ポリシリコン４上に形成す
る。ここに、酸化膜５，ゲート・ポリシリコン４からゲ
ートＧが構成される。
【００２２】図１（ｃ）に示すように、同一のＰＲ工程
でゲート・ポリシリコン４と酸化膜５を選択的にエッチ
ングする。さらに、ＬＤＤ構造のためにリンをイオン注
入で注入し、ＬＤＤリン拡散領域７を形成する。
でゲート・ポリシリコン４と酸化膜５を選択的にエッチ
ングする。さらに、ＬＤＤ構造のためにリンをイオン注
入で注入し、ＬＤＤリン拡散領域７を形成する。
【００２３】次に図１（ｄ）に示すようにサイドウォー
ルを形成するために１０００〜２０００Åのゲート電極
側壁酸化膜８を基板上全面に成長させる。
ルを形成するために１０００〜２０００Åのゲート電極
側壁酸化膜８を基板上全面に成長させる。
【００２４】次に図２（ｅ）に示すように酸化膜８の全
面をエッチバッグすることにより、ゲート・ポリシリコ
ン膜４の側面に酸化膜サイドウォール８ａを残留させ
る。
面をエッチバッグすることにより、ゲート・ポリシリコ
ン膜４の側面に酸化膜サイドウォール８ａを残留させ
る。
【００２５】その後、図２（ｆ）に示すようにソース・
ドレインのコンタクトを引き出すためのポリシリコン膜
（ポリシリ膜）９を３０００〜５０００Å形成する。さ
らに、ヒ素をポリシリ膜９に全面注入し熱処理によりＰ
型シリコン基板１を拡散して、ソース・ドレインのヒ素
拡散領域１０を形成する。ここに、拡散領域７及び１０
によりそれぞれ半導体領域のソースＳとドレインＤとが
構成される。
ドレインのコンタクトを引き出すためのポリシリコン膜
（ポリシリ膜）９を３０００〜５０００Å形成する。さ
らに、ヒ素をポリシリ膜９に全面注入し熱処理によりＰ
型シリコン基板１を拡散して、ソース・ドレインのヒ素
拡散領域１０を形成する。ここに、拡散領域７及び１０
によりそれぞれ半導体領域のソースＳとドレインＤとが
構成される。
【００２６】次に図２（ｇ）に示すように、ポリシリ膜
９の全面に粘性の低いフォトレジスト１１を塗布する。
９の全面に粘性の低いフォトレジスト１１を塗布する。
【００２７】次に図３（ｈ）に示すように、フォトレジ
スト１１とポリシリ膜９を同時にエッチバックし、ソー
ス・ドレイン領域にのみポリシリ膜９を残す。
スト１１とポリシリ膜９を同時にエッチバックし、ソー
ス・ドレイン領域にのみポリシリ膜９を残す。
【００２８】最後に図３（ｉ）に示すように、露出して
いるポリシリ膜９の表面をシリサイド化しシリサイド層
１２を形成してＮＭＯＳ構造を完成する。ここにポリシ
リ膜９とシリサイド層１２とにより引出部Ｈが構成され
る。
いるポリシリ膜９の表面をシリサイド化しシリサイド層
１２を形成してＮＭＯＳ構造を完成する。ここにポリシ
リ膜９とシリサイド層１２とにより引出部Ｈが構成され
る。
【００２９】以上の実施例では、ＮＭＯＳトランジスタ
の例で説明したが、ＰＭＯＳトランジスタの場合も同様
に適用することができる。
の例で説明したが、ＰＭＯＳトランジスタの場合も同様
に適用することができる。
【００３０】（実施例２）図４は、本発明の実施例２を
示す断面図である。本実施例ではＭＯＳトランジスタの
ソース・ドレインの引き出しに用いる引出部Ｈとしての
ポリシリコン膜（ポリシリ膜）９及びシリサイド層１２
を、同一ウェハー上の形成するＮＰＮバイポーラトラン
ジスタのエミッタ及びコレクタ引き出し用として用いて
いる。以下、図４（ａ）〜（ｄ）について説明する。
示す断面図である。本実施例ではＭＯＳトランジスタの
ソース・ドレインの引き出しに用いる引出部Ｈとしての
ポリシリコン膜（ポリシリ膜）９及びシリサイド層１２
を、同一ウェハー上の形成するＮＰＮバイポーラトラン
ジスタのエミッタ及びコレクタ引き出し用として用いて
いる。以下、図４（ａ）〜（ｄ）について説明する。
【００３１】図４（ａ）は図２（ｅ）と同様の工程を示
しているが、ここではＮＰＮトランジスタを形成するた
めに、Ｎ型ウェル拡散領域１３とＰ型ベース領域１４が
新たに加わっている。また、ゲート電極側壁酸化膜８
は、ＮＰＮトランジスタ領域において選択的にエミッタ
とコレクタ部以外を残している。
しているが、ここではＮＰＮトランジスタを形成するた
めに、Ｎ型ウェル拡散領域１３とＰ型ベース領域１４が
新たに加わっている。また、ゲート電極側壁酸化膜８
は、ＮＰＮトランジスタ領域において選択的にエミッタ
とコレクタ部以外を残している。
【００３２】次に図４（ｂ）に示すようにポリシリ膜９
を成長させ、イオン注入によりヒ素を導入したのち、熱
処理を加えてポリシリ膜９からＰ型シリコン基板１へヒ
素を拡散することによりソース・ドレインのヒ素拡散領
域１０を形成する。これによりＮＰＮトランジスタのエ
ミッタ及びコレクタ領域も同時に形成する。
を成長させ、イオン注入によりヒ素を導入したのち、熱
処理を加えてポリシリ膜９からＰ型シリコン基板１へヒ
素を拡散することによりソース・ドレインのヒ素拡散領
域１０を形成する。これによりＮＰＮトランジスタのエ
ミッタ及びコレクタ領域も同時に形成する。
【００３３】次に図４（ｃ）に示すように、フォトレジ
スト１１を用いてポリシリ膜９をエッチバックする。こ
の時、ＮＰＮトランジスタのエミッタとコレクタ部にも
ポリシリ膜９が残るようにする。
スト１１を用いてポリシリ膜９をエッチバックする。こ
の時、ＮＰＮトランジスタのエミッタとコレクタ部にも
ポリシリ膜９が残るようにする。
【００３４】最後に図４（ｄ）に示すように、ポリシリ
膜９の表面にシリサイド層１２を形成してＮＭＯＳトラ
ンジスタとＮＰＮトランジスタを同一基板上に形成した
場合の構造が完成する。また、ゲート・ポリシリコン４
の代わりにポリシリ／シリサイドの積層構造膜でも良
い。
膜９の表面にシリサイド層１２を形成してＮＭＯＳトラ
ンジスタとＮＰＮトランジスタを同一基板上に形成した
場合の構造が完成する。また、ゲート・ポリシリコン４
の代わりにポリシリ／シリサイドの積層構造膜でも良
い。
【００３５】以上はＮＭＯＳとＮＰＮトランジスタで説
明したが、他の組み合わせでも同様に適用することがで
きる。以上説明したように、同一基板にバイポーラトラ
ンジスタを形成するＢｉ−ＣＭＯＳにも、本発明を容易
に適用することができる。
明したが、他の組み合わせでも同様に適用することがで
きる。以上説明したように、同一基板にバイポーラトラ
ンジスタを形成するＢｉ−ＣＭＯＳにも、本発明を容易
に適用することができる。
【００３６】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのソース・ドレインに接合した引出部を隆起
して設け、この引出部にシリサイド層を含めることによ
り、シリサイド層をソース・ドレインの接合から引き離
すことができ、したがってシリサイド層の金属がソース
・ドレインの接合に届くのを防止でき、これにより接合
リークの発生を阻止できる。
ランジスタのソース・ドレインに接合した引出部を隆起
して設け、この引出部にシリサイド層を含めることによ
り、シリサイド層をソース・ドレインの接合から引き離
すことができ、したがってシリサイド層の金属がソース
・ドレインの接合に届くのを防止でき、これにより接合
リークの発生を阻止できる。
【００３７】さらに、ソース・ドレイン領域を引出部の
導体層からの拡散で形成し、さらに導体層の表面にシリ
サイド層を設けることにより、今後のクウォータ・ミク
ロンのゲート長になったときに予想される０．１μｍ以
下の浅接合でも低抵抗のままソース・ドレインの電極を
引き出すことができる。
導体層からの拡散で形成し、さらに導体層の表面にシリ
サイド層を設けることにより、今後のクウォータ・ミク
ロンのゲート長になったときに予想される０．１μｍ以
下の浅接合でも低抵抗のままソース・ドレインの電極を
引き出すことができる。
【００３８】さらに、導体層からの拡散より接合を形成
できるので、イオン注入で形成するより浅い接合をコン
トロール性良く形成できる。
できるので、イオン注入で形成するより浅い接合をコン
トロール性良く形成できる。
【００３９】また、ゲートはポリシリコン／シリサイド
の積層構造膜を含むものであるから、ゲートの低抵抗化
を実現することができる。
の積層構造膜を含むものであるから、ゲートの低抵抗化
を実現することができる。
【００４０】また、実施例２に示したように本発明はＢ
ｉ−ＣＭＯＳ構造にも容易に適用することができる。
ｉ−ＣＭＯＳ構造にも容易に適用することができる。
【図１】（ａ）〜（ｄ）は、本発明の実施例１の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図２】（ｅ）〜（ｇ）は、本発明の実施例１の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図３】（ｈ），（ｉ）は、本発明の実施例１の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の実施例２の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図５】従来例を示す構造断面図である。
１ Ｐ型シリコン基板 ２ ロコス酸化膜 ３ Ｐ型ウェル拡散領域 ４ ゲート・ポリシリコン ５ 酸化膜 ６ ゲート酸化膜 ７ ＬＤＤリン拡散領域 ８ ゲート電極側壁酸化膜 ９ ポリシリコン膜（ポリシリ膜） １０ ソース・ドレインのヒ素拡散領域 １１ フォトレジスト １２ シリサイド層 １３ Ｎ型ウェル拡散領域 １４ Ｐ型ベース拡散領域
Claims (5)
- 【請求項１】 ＭＯＳトランジスタのゲート，ソース，
ドレイン，引出部を有する半導体装置であって、 ゲートは、基板上に隆起して形成されたものであり、 ソース及びドレインは、基板内に形成された半導体領域
からなるものであり、 引出部は、ソースとドレインとにそれぞれ電気的に接合
され、基板上に隆起して形成されたものであることを特
徴とする半導体装置。 - 【請求項２】 引出部は、導体層とシリサイド層とから
なり、 導体層は、基板のソース及びドレインをなす拡散層に接
合され、基板上に隆起して形成されたものであり、 シリサイド層は、導体層の表面を金属でシリサイド化し
て形成されたものであることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 ゲートは、ポリシリコン／シリサイドの
積層構造膜を含むものであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 ＭＯＳトランジスタのソース・ドレイン
形成工程と、引出部形成工程とを有する半導体装置の製
造方法であって、 ソース・ドレインは、基板内に形成された半導体領域か
らなり、引出部は、ソース・ドレインにそれぞれ電気的
に接合され、基板上に隆起して形成されたものであり、 ソース・ドレイン形成工程は、基板上に隆起して形成し
た導体層からの拡散によってソース・ドレインを形成す
る処理であり、 引出部形成工程は、基板上に隆起して形成した導体層を
エッチバックした後、その表面をシリサイド化すること
により引出部を形成する処理であることを特徴とする半
導体装置の製造方法。 - 【請求項５】 引出部をなす導体層を形成する際に、同
一基板上に形成されるバイポーラトランジスタのエミッ
タ及びコレクタの領域に渡って導体層を形成し、 該導体層をエッチバックした後、その表面をシリサイド
化することにより、これをバイポーラトランジスタのエ
ミッタ及びコレクタにそれぞれ電気的に接合する引出部
として用いることを特徴とする請求項４に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4402394A JPH07254701A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4402394A JPH07254701A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254701A true JPH07254701A (ja) | 1995-10-03 |
Family
ID=12680069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4402394A Pending JPH07254701A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289555A (ja) * | 2001-03-27 | 2002-10-04 | Ngk Spark Plug Co Ltd | 炭化珪素半導体用電極及びそれを備える炭化珪素半導体素子並びにそれらの製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286779A (en) * | 1976-01-14 | 1977-07-19 | Hitachi Ltd | Semiconductor device |
| JPS5664467A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type semiconductor device |
| JPS58178A (ja) * | 1981-06-25 | 1983-01-05 | Fujitsu Ltd | Ｍｏｓ型トランジスタの製造方法 |
| JPH02134827A (ja) * | 1988-11-16 | 1990-05-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04167529A (ja) * | 1990-10-31 | 1992-06-15 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH07245396A (ja) * | 1994-03-04 | 1995-09-19 | Sharp Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-03-15 JP JP4402394A patent/JPH07254701A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286779A (en) * | 1976-01-14 | 1977-07-19 | Hitachi Ltd | Semiconductor device |
| JPS5664467A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos type semiconductor device |
| JPS58178A (ja) * | 1981-06-25 | 1983-01-05 | Fujitsu Ltd | Ｍｏｓ型トランジスタの製造方法 |
| JPH02134827A (ja) * | 1988-11-16 | 1990-05-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04167529A (ja) * | 1990-10-31 | 1992-06-15 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH07245396A (ja) * | 1994-03-04 | 1995-09-19 | Sharp Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289555A (ja) * | 2001-03-27 | 2002-10-04 | Ngk Spark Plug Co Ltd | 炭化珪素半導体用電極及びそれを備える炭化珪素半導体素子並びにそれらの製造方法 |
| JP4545975B2 (ja) * | 2001-03-27 | 2010-09-15 | 日本特殊陶業株式会社 | 炭化珪素半導体用電極の製造方法、及び炭化珪素半導体用電極を備える炭化珪素半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3253667B2 (ja) | 半導体装置の製造方法 | |
| EP1030363B1 (en) | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors | |
| JP2000243967A (ja) | 半導体装置の製造方法 | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| JP2654540B2 (ja) | 半導体装置の製造方法 | |
| KR100279390B1 (ko) | Bicmos 반도체소자의 제조방법 | |
| KR100227874B1 (ko) | 보로실리케이트 유리 스페이서를 갖는 반도체 디바이스 및 그 제조방법 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH0557741B2 (ja) | ||
| JPH09102503A (ja) | 半導体装置およびその製造方法 | |
| US5298440A (en) | Method of fabrication of transistor device with increased breakdown voltage | |
| JPH0581051B2 (ja) | ||
| JPH07254701A (ja) | 半導体装置及びその製造方法 | |
| JPH08274201A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3163694B2 (ja) | 半導体装置及びその製法 | |
| JP3104294B2 (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP2648808B2 (ja) | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JPH0785494B2 (ja) | 半導体デバイスの製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 |