JPH07245396A

JPH07245396A - 半導体装置及びその製造方法

Info

Publication number: JPH07245396A
Application number: JP3442494A
Authority: JP
Inventors: Hiroshi Kotaki; 浩小瀧; Yukiko Mori; 由紀子森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-03-04
Filing date: 1994-03-04
Publication date: 1995-09-19
Anticipated expiration: 2018-04-07
Also published as: JP3394083B2

Abstract

(57)【要約】【目的】積み上げ拡散層を比較的低温で精度よく形成
する。【構成】シリコン基板１０１上にフィールド酸化膜１
０２と第１のシリコン酸化膜１０４を含むゲート電極１
０５を形成した後、多結晶シリコン膜１０８を形成し、
化学的機械的研磨法により第１のシリコン酸化膜１０４
が露出するまで研磨し、不要な多結晶シリコン膜を除去
し、ゲート電極１０５端近傍での多結晶シリコン膜の厚
みＡが、その他の厚みＢより厚くなっていることを特徴
とする。【効果】知チャンネル効果を抑止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関し、特に、積み上げ拡散層型トラン
ジスタの構造、及び製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの縮小化に伴い、ＭＯＳＦＥＴの
ゲート長も、より短くする必要がある。しかし、従来の
ＬＤＤ(Lightly Doped Drain)構造のＭＯＳＦＥＴで
は、ソース、ドレイン領域と、半導体基板とのジャンク
ションが半導体基板側に深く形成されるため、短チャン
ネル効果が起こり、ゲート長を短くできないという問題
点が有る。ジャンクション深さを浅く形成するため、イ
オン注入のエネルギーを低くし、かつ活性化アニールを
低温化、もしくは高温急速加熱処理化することにより、
ＬＤＤ構造のＭＯＳＦＥＴで、より短いゲート長のトラ
ンジスタを実現する試みも盛んに行なわれているが、根
本的な解決には至っていない。

【０００３】そこで、ＭＯＳＦＥＴのチャンネル領域と
なる半導体基板の一主面より半導体層を積み上げて、そ
の半導体層にソース、ドレイン領域を形成することによ
り、実質的にジャンクションを浅く形成する技術が注目
を集めている。以下に上記チャンネル領域となる半導体
基板の一主面より半導体層を積み上げて形成されたソー
ス、ドレイン領域を有する構造のＭＯＳＦＥＴ（積み上
げ拡散層型トランジスタ）の従来技術について説明す
る。

【０００４】図４に、従来の積み上げ拡散層型トランジ
スタである半導体装置の製造方法を示す（特開昭６１−
１９６５７７）。図４（ａ）に示すように、所定の領域
にフィールド酸化膜４０２を形成したシリコン基板４０
１上に、ゲート酸化膜４０３、表面がシリコン酸化膜４
０５で覆われたゲート電極４０４を形成する工程と、図
４（ｂ）に示すように、活性領域上に選択的にシリコン
をエピタキシャル成長する事により、シリコン膜４０６
を積み上げる工程とにより製造されている。

【０００５】図５に、他の従来の積み上げ拡散層型トラ
ンジスタである半導体装置の製造方法を示す(M.Shimizu
et al.,Symposium on VLSI Technology Digest of Tch
nical Papers,P11(1988))。図５（ａ）に示すように、
所定の領域にフィールド酸化膜５０２を形成したシリコ
ン基板５０１上に多結晶シリコン膜５０３を堆積する工
程と、図５（ｂ）に示すように、上記多結晶シリコン膜
５０３上にシリコン酸化膜５０４を形成した後、トラン
ジスタのチャンネル領域となる領域のシリコン酸化膜５
０４及び多結晶シリコン膜５０３をＲＩＥにより、シリ
コン基板５０１が露出するまでエッチングする工程と、
図５（ｃ）に示すように、ゲート酸化膜５０５、ゲート
電極５０６を形成する工程とにより製造されている。ま
た、図５（ｄ）に示すように、シリサイド層形成のため
に、ソース、ドレイン領域となる領域に不純物をイオン
注入法によりドーピングし、熱処理により活性化した
後、Ｔｉをスパッタし、ＲＴＡにより自己整合的にゲー
ト電極５０６及び、ソース、ドレイン領域５０８上にチ
タンシリサイド膜５０７を形成する方法が一般的に行な
われている。

【０００６】

【発明が解決しようとする課題】しかしながら、図４に
示された従来技術では、以下のような問題点がある。す
なわち、選択シリコンエピタキシャル成長装置に於て、
非常に大量の水素を使用するため、規模が大きく、また
コストも非常にかかる。また、堆積前処理として、水素
還元により活性領域上の自然酸化膜を除去するために１
０００℃以上の温度で熱処理を行なう必要がある。さら
に、このような装置で形成された半導体層を積み上げた
トランジスタ構造に関しては、選択シリコンエピタキシ
ャル成長装置の特性上、図４（ｂ）に示すようにゲート
電極４０４の端近傍において、エピタキシャル成長され
たシリコン膜４０６にファセットが発生し、エピタキシ
ャル成長されたシリコンの膜厚が薄くなる。そのため、
固相内及気相拡散またはイオン注入により形成されるソ
ース、ドレイン領域は、部分的にゲート電極４０４端部
のチャンネル領域近傍にて接合が深くなり、短チャンネ
ル効果の影響を受け、微細ゲート長のトランジスタの形
成が困難となる。更に、通常、９００℃〜１１００℃と
堆積温度が高いので、製造工程上の熱処理マージンが少
ないうえ、熱応力等により、ゲート電極近傍、及び、フ
ィールド酸化膜近傍に、結晶欠陥が生じ、リーク電流が
増大する。

【０００７】また、図５に示された従来技術では、以下
のような問題点がある。すなわちトランジスタのチャン
ネル領域となる領域のシリコン酸化膜５０４、及び多結
晶シリコン膜５０３を、ＲＩＥによりシリコン基板５０
１が露出するまでエッチングする工程に於いて、ＲＩＥ
により、シリコン基板５０１のチャンネル領域に相当す
る部分がダメージを受けるため、移動度等のトランジス
タ特性を悪化させる。また、積み上げられたソース、ド
レイン領域に対して、自己整合的にゲート電極を形成で
きないため、位置合わせずれが必ず発生し、ゲート電極
形状はＴ型形状と成り、ソース、ドレイン領域形成のた
めの不純物イオン注入時にゲート電極５０６がマスクと
なり位置合わせ精度に依存した左右非対称のオフセット
が発生するので、トランジスタ特性が左右非対称にな
る。さらに、シリサイド形成については、シリサイド化
反応を行う前に（例えばＴｉ金属を堆積する前に）不純
物拡散層を形成しているため、シリサイド化反応の制御
が困難となり、ＴｉＳｉ２〜Ｃ５４結晶が安定的に形成
できずチタンシリサイドの抵抗が高くなる。特に、チタ
ンシリサイドではｎ型の拡散層が高くなる。

【０００８】そこで、本発明の目的は、上記問題点を解
決しうる半導体装置及びその製造方法を提供することに
ある。

【０００９】

【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板の一主面上に素子分離領域と、ゲー
ト絶縁膜と、ゲート電極と、該ゲート電極に近接して電
気的に分離されて上記一主面に積み上げられた半導体層
とを備え、上記ゲート電極端近傍での上記一主面から上
記半導体層の表面までの高さが上記半導体層の中で最も
高く、上記半導体層が上記素子分離領域まで延在し、上
記半導体層が上記ゲート電極をゲートとするトランジス
タのソース、ドレイン領域であることを特徴とする。

【００１０】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置において、上記半導体層の表面がシ
リサイド層であることを特徴とする。

【００１１】請求項３に記載の半導体装置は、請求項１
または２に記載の半導体装置において、上記素子分離領
域上の上記半導体層上または上記シリサイド層上に上部
配線との接続をとるコンタクトが形成されていることを
特徴とする。

【００１２】請求項４に記載の半導体装置の製造方法
は、シリコン基板上に素子分離領域と活性領域とを形成
する工程と、該活性領域上にゲート酸化膜と第１の絶縁
膜で覆われたゲート電極とを形成する工程と、第２の絶
縁膜を堆積する工程と、上記活性領域の上記シリコン基
板表面が露出する迄第２の絶縁膜をエッチバックして上
記ゲート電極側壁部に絶縁膜を形成する工程と、多結晶
シリコン膜または非晶質シリコン膜のいづれかを堆積す
る工程と、化学的機械的研磨法により第１の絶縁膜が露
出するまで上記多結晶シリコン膜または上記非晶質シリ
コン膜を研磨する工程と、上記素子分離領域上にて短絡
しないように上記多結晶シリコン膜または上記非晶質シ
リコン膜を所望の形状にパターンニングして半導体層を
形成する工程と、上記シリコン基板と逆導電型の不純物
を上記半導体層に導入してソース、ドレイン領域を形成
する工程を含むことを特徴とする。

【００１３】請求項５に記載の半導体装置の製造方法
は、単結晶シリコン基板上に素子分離領域と活性領域と
を形成する工程と、該活性領域上にゲート酸化膜と第１
の絶縁膜で覆われたゲート電極とを形成する工程と、第
２の絶縁膜を堆積する工程と、上記活性領域の上記単結
晶シリコン基板表面が露出する迄第２の絶縁膜をエッチ
バックして上記ゲート電極側壁部に絶縁膜を形成する工
程と、ＬＰＣＶＤ法により大気開放無しの状態で清浄な
上記単結晶シリコン基板表面を露出してから、露出され
た領域以外の領域では多結晶シリコン膜または非晶質シ
リコン膜のいづれかが堆積する条件で多結晶シリコン膜
または非晶質シリコン膜のいづれかを堆積して上記単結
晶シリコン基板の面方位を受け継いだシリコン単結晶膜
を成長させる工程と、化学的機械的研磨法により第１の
絶縁膜が露出するまで上記シリコン単結晶膜を含むシリ
コン膜を研磨する工程と、上記素子分離領域上にて短絡
しないように上記シリコン膜を所望の形状にパターンニ
ングして半導体層を形成する工程と、上記シリコン基板
と逆導電型の不純物を上記半導体層に導入してソース、
ドレイン領域を形成する工程を含むことを特徴とする。

【００１４】請求項６に記載の半導体装置の製造方法
は、請求項４または５に記載の半導体装置の製造方法に
おいて、上記化学的機械的研磨法により研磨された上記
多結晶シリコン膜、上記非晶質シリコン膜、または上記
シリコン膜のいづれかを所望の形状にパターンニングし
て半導体層を形成する工程と、隣接する半導体層間を接
続するパターンニングの工程とを同時に行うことを特徴
とする。

【００１５】請求項７に記載の半導体装置の製造方法
は、請求項４、５または６に記載の半導体装置の製造方
法において、上記半導体層上に高融点金属膜を堆積する
工程と、シリサイド化する工程とを含むことを特徴とす
る。

【００１６】請求項８に記載の半導体装置の製造方法
は、請求項４または５に記載の半導体装置の製造方法に
おいて、所望の形状にパターンニングして半導体層を形
成する工程の後に、高融点金属膜を堆積する工程と、第
１の急速加熱処理により上記高融点金属膜を半導体層と
反応させ高融点金属シリサイド膜を形成する工程と、イ
オン注入法によりシリコン基板と逆導電型の不純物を上
記高融点金属シリサイド膜中に注入する工程と、未反応
の上記高融点金属膜をエッチング除去する工程と、第２
の急速加熱処理により上記高融点金属シリサイド膜を安
定な結晶構造に変化させる工程を含むことを特徴とす
る。

【００１７】請求項９に記載の半導体装置の製造方法
は、請求項４または５に記載の半導体装置の製造方法に
おいて、第１の絶縁膜または第２の絶縁膜の少なくとも
いづれかがシリコン窒化膜であることを特徴とする。

【００１８】

【作用】請求項１に記載の半導体装置によれば、ゲート
電極と素子分離領域との間に半導体層を埋めるので、平
坦化を行うことができると共に、ファセットをなくし少
なくともゲート電極端近傍での半導体層が薄くなってい
ない状態に保てるので短チャンネル効果を有効に防止す
ることができる。

【００１９】請求項２に記載の半導体装置によれば、ソ
ース、ドレイン領域を低抵抗化することができるので拡
散層の抵抗を低くでき、トランジスタを高速化できる。

【００２０】請求項３に記載の半導体装置によれば、ソ
ース、ドレイン領域を小さくすることができるので、高
集積化が容易になると共に、接合容量を低減し、トラン
ジスタを高速化できる。

【００２１】請求項４に記載の半導体装置の製造方法に
よれば、ファセットを解消することができ、短チャンネ
ル効果を防止できると共に比較的低温で、積み上げ半導
体層を形成することができるので、製造工程での温度マ
ージンが増加する。

【００２２】請求項５に記載の半導体装置の製造方法に
よれば、積み上げ半導体層をシリコン単結晶膜、または
一部に１〜１０μｍ程度の大きなグレインサイズの多結
晶シリコン膜が混在した膜とすることができので、接合
深さの制御が容易となり、安定したソース、ドレイン領
域あるいはチャンネル領域を形成できる。

【００２３】請求項６に記載の半導体装置の製造方法に
よれば、局所配線とマスクを共用できるので、工程簡略
化、コスト低減ができる。

【００２４】請求項７に記載の半導体装置の製造方法に
よれば、少なくともシリサイド膜をソース、ドレイン領
域に形成するので、ソース、ドレイン領域を低抵抗化で
きる。

【００２５】請求項８に記載の半導体装置の製造方法に
よれば、シリサイド膜を低抵抗に安定して形成すること
ができる。特に、チタンシリサイド膜を安定して形成す
ることができ、特にそのｎ型拡散層を低抵抗にできる。

【００２６】請求項９に記載の半導体装置の製造方法に
よれば、化学的機械的研磨を行うにあたり、耐摩耗性を
向上させることができので、製造歩留りが向上する。ま
た、ゲート電極のシリサイド化を行うにあたり、第２の
絶縁膜を残したまま第１の絶縁膜を選択的に除去する時
に、第１と第２の絶縁膜の材質を代えることにより、容
易に第１の絶縁膜を除去することができる。

【００２７】

【実施例】以下に、本発明の実施例について詳細に説明
する。以下、Ｐ型シリコン基板上にｎ型のソース、ドレ
イン領域をｎＭＯＳトランジスタの場合について説明す
るが、ｐＭＯＳトランジスタ、ｃＭＯＳトランジスタに
ついても適用できることは言うまでもない。

【００２８】（第１の実施例）図１に、第１の実施例に
係る半導体装置の製造工程断面を示す。

【００２９】まず、図１（ａ）に示すように、シリコン
基板１０１上に膜厚４０００Åのフィールド酸化膜１０
２、膜厚１００Åのゲート酸化膜１０３、上部が膜厚１
５００Åの第１のシリコン酸化膜１０４で覆われた膜厚
１５００Åのゲート電極１０５を形成し、減圧化学的気
相成長法（ＬＰＣＶＤ法）により、膜厚５００Åの第２
のシリコン酸化膜１０６を堆積した後、シリコン基板１
０１の活性領域１０７が露出するまで第２のシリコン酸
化膜１０６をＲＩＥ装置により、エッチバックする。な
お、通常エッチバックをＲＩＥ装置により行うと活性領
域１０７内に結晶欠陥が発生し、後述する実施例で固相
エピタキシャル成長させるには支障があるので、結晶欠
陥が発生しない条件、例えば、エッチバック工程におい
て、第２のシリコン酸化膜１０６を残存させ、残存分を
フッ酸により除去する方法を用いることもできる。この
工程を経て、形成された第１のシリコン酸化膜１０４を
含むゲート電極１０５のシリコン基板１０１の表面から
の高さは、フィールド酸化膜１０２のシリコン基板１０
１の表面からの高さよりも高く形成している。また、ゲ
ート電極１０５として不純物が導入されて低抵抗化され
た多結晶シリコン膜、あるいはシリサイド膜を用いるこ
とができる。なお、本実施例では示していないが、チャ
ンネル領域に不純物を導入してトランジスタの閾値を調
節したり、第２のシリコン酸化膜のサイドーウォール下
にＬＤＤのための不純物導入を適宜行っている。さら
に、第１のシリコン酸化膜１０４は、後述する化学的機
械的研磨工程を考慮してあるほうが望ましい。

【００３０】次に、図１（ｂ）に示すように、活性領域
１０７表面の清浄化を行なうため、アッシング処理、洗
浄、アンモニア過水処理、ＨＦ処理を順次行なった後
に、ＬＰＣＶＤ装置により、膜厚１０００Åの多結晶シ
リコン膜１０８を堆積する。ここでも、シリコン基板１
０１からゲート電極１０５上の多結晶シリコン膜１０８
までの高さは、フィールド酸化膜１０２上よりも高くな
っている。

【００３１】次に、図１（ｃ）に示すように、アミン系
アルカリ溶液中にコロイダルシリカを添加した溶液を用
いて、化学的機械的研磨法（ＣＭＰ法）により、ゲート
電極１０５上部の第１のシリコン酸化膜１０４が露出す
るまで上記多結晶シリコン膜１０８を研磨する。ここ
で、ソース領域とドレイン領域に相当する部分の多結晶
シリコン膜１０８は、図示しないがゲート電極１０５に
沿って電気的に接続されたままである。なお、第１のシ
リコン酸化膜１０４，ゲート電極１０５の高さを調節す
ることにより、高さＡ及びＢを調整することができる。

【００３２】次に、図１（ｄ）に示すように、上記多結
晶シリコン膜１０８を所望のパターンにパターンニング
し、ソース領域と、ドレイン領域がフィールド酸化膜上
にて短絡しないように不要な多結晶シリコンをエッチン
グ除去して半導体層を形成する。パターンニングのマス
クは、ソース領域とドレイン領域とが分離できるような
マスクであればよく、後述する局所配線のマスクと兼用
してもよい。また、フィールド酸化膜１０２上まで延在
するようにされたマスクがよい。

【００３３】図１（ｄ）の工程後は、図示しないイオン
注入工程、熱処理工程を経て、ソース、ドレイン領域を
形成し積み上げ拡散層型トランジスタを形成する。

【００３４】本実施例の方法により形成された積み上げ
拡散層型トランジスタの構造では、ＣＭＰ法によりゲー
ト電極１０５上部の多結晶シリコン膜１０８を研磨除去
しているため、従来の選択シリコンエピタキシャル成長
法にて形成された積み上げ拡散層型ソース、ドレイン領
域を形成する方法と異なり、ゲート電極１０５端近傍に
て積み上げられたシリコン膜にファセットが発生するこ
ともなく、ゲート電極１０５端近傍の積み上げられた多
結晶シリコンの厚さＡが、ゲート電極１０５端近傍以外
の場所での厚さＢと比較して厚くなっており、最悪でも
厚さＡと厚さＢとの膜厚が等しくなるのでゲート電極１
０５端近傍でもジャンクション深さを浅く形成すること
ができる。

【００３５】さらに、ソース、ドレイン領域を低抵抗化
するために、シリサイド化された積み上げ拡散層型トラ
ンジスタの形成方法は、図１（ｄ）までの工程を経た後
に、図１（ｅ）に示すように、高融点金属、例えば本実
施例では、最も低抵抗化できる膜厚５００Åのチタン膜
を堆積した後に、６００℃程度の温度で、窒素雰囲気の
もとで、第１の急速加熱処理を行ない、ソース、ドレイ
ン領域となる多結晶シリコン膜１０８と反応させ、化学
量論的に準安定なＴｉＳｉ２〜Ｃ４９結晶構造チタンシ
リサイド膜１０９を形成する。次に、シリコン基板１０
１と逆導電型の不純物をイオン注入法によりソース、ド
レイン領域となるチタンシリサイド膜１０９及び多結晶
シリコン膜１０８中に注入した後に、未反応のチタン膜
および、第１の急速加熱処理により形成された窒化チタ
ン膜を硫酸と過酸化水素水の混合溶液によりエッチング
除去する。本実施例における不純物のイオン注入では、
ヒ素イオンを１００ＫｅＶの注入エネルギーで５×１０
¹⁵ｃｍ^-2のドーズ量注入している。なお、ｐＭＯＳトラ
ンジスタではボロンイオンまたはフッ化ボロンイオンを
ヒ素イオンの替わりに注入する。ここで、いづれの場合
でもイオン注入における飛程Ｒｐ、その標準偏差をΔＲ
ｐとして、上記チタンシリサイド膜の膜厚と（Ｒｐ＋Δ
Ｒｐ）とがほぼ等しくなるように注入エネルギーを選択
するのが最も良い。

【００３６】次に、図１（ｆ）に示すように、１０００
℃程度の第２の急速加熱処理を行ないチタンシリサイド
膜１０９を安定な、ＴｉＳｉ２〜Ｃ５４結晶構造に変化
させると共に、上記イオン注入により注入された半導体
基板と逆導電型の不純物イオンを活性化し、トランジス
タのチャンネル領域まで達するソース、ドレイン領域１
１０を形成する。後は、周知の方法で、積み上げシリサ
イド拡散層型ＭＯＳＦＥＴを形成する。

【００３７】本実施例では第２の急速加熱処理は、窒素
雰囲気の下で、１０００℃、２０秒程度行っているが、
８５０℃以上の熱処理による層間絶縁膜のリフロー工程
が後から入る場合、上記イオン注入した不純物の活性化
は、上記８５０℃以上の熱処理により行えるため、より
低い温度で（８５０℃〜９５０℃程度）第２の急速加熱
処理を行なってもよい。

【００３８】（第２の実施例）図２に、第２の実施例に
係る半導体装置の製造工程断面を示す。第２の実施例
は、第１の実施例とはゲート電極上にシリコン酸化膜の
替わりにシリコン窒化膜を設けている点、ゲート電極が
多結晶シリコン膜である点、ゲート電極もシリサイド化
する点以外の条件は同じである。

【００３９】まず、図２（ａ）に示すように、シリコン
基板２０１上に膜厚４０００Åのフィールド酸化膜２０
２、膜厚１００Åのゲート酸化膜２０３、上部が膜厚１
５００Åのシリコン窒化膜２０４で覆われた膜厚１５０
０Åの多結晶シリコンよりなるゲート電極２０５を形成
し、減圧化学的気相成長法（ＬＰＣＶＤ法）により、膜
厚５００Åのシリコン酸化膜２０６を堆積した後、シリ
コン基板２０１の活性領域２０７が露出するまで上記シ
リコン酸化膜２０６をＲＩＥ装置により、エッチバック
する。

【００４０】次に、図２（ｂ）に示すように、活性領域
２０７表面の清浄化を行なうため、アッシング処理、洗
浄、アンモニア過水処理、ＨＦ処理を順次行なった後
に、ＬＰＣＶＤ装置により、膜厚１０００Åの多結晶シ
リコン膜２０８を堆積する。

【００４１】次に、図２（ｃ）に示すように、化学的機
械的研磨法（ＣＭＰ法）により、ゲート電極２０５上部
のシリコン窒化膜２０４が露出するまで上記多結晶シリ
コン膜２０８を研磨する。なお、シリコン窒化膜は、シ
リコン酸化膜と比較して耐摩耗性が高いので、好適であ
る。また、シリコン窒化膜をシリコン酸化膜２０６の代
わりに用いても良い。

【００４２】次に、図２（ｄ）に示すように、上記多結
晶シリコン膜２０８を所望のパターンにパターンニング
し、ソース領域と、ドレイン領域がフィールド酸化膜上
にて短絡しないように不要な多結晶シリコン膜をエッチ
ング除去して半導体層を形成する。

【００４３】次に、図２（ｅ）に示すように、第１のシ
リコン窒化膜２０４を燐酸により、エッチング除去し、
ゲート電極となる多結晶シリコン膜２０５の表面を露出
させる。シリコン窒化膜をゲート電極上に設けているの
で、選択的な除去が容易となる。また、シリコン窒化膜
２０４をシリコン酸化膜、シリコン酸化膜２０６をシリ
コン窒化膜にそれぞれ変更して形成した場合には、燐酸
の替わりにフッ酸でゲート電極上の酸化膜を除去するこ
とができる。

【００４４】次に、図２（ｆ）に示すように、高融点金
属、例えば本実施例では、膜厚５００Åのチタン膜を堆
積した後に、６００℃程度の温度で、窒素雰囲気のもと
で、第１の急速加熱処理を行ないゲート電極となる多結
晶シリコンおよび、ソース、ドレイン領域となる多結晶
シリコン膜と反応させ、準安定なチタンシリサイド膜２
０９を形成する。次に、半導体基板と逆導電型の不純物
を第１の実施例の条件でイオン注入法によりソース、ド
レイン領域となるチタンシリサイド膜２０９及び多結晶
シリコン膜１０８中に注入した後に、未反応のチタン膜
および、第１の急速加熱処理により形成された窒化チタ
ン膜を硫酸と過酸化水素水の混合溶液によりエッチング
除去する。

【００４５】次に、図２（ｇ）に示すように、１０００
℃程度の第２の急速加熱処理を行ないチタンシリサイド
膜２０９を安定な、ＴｉＳｉ２〜Ｃ５４結晶構造に変化
させると共に、上記イオン注入により注入された半導体
基板と逆導電型の不純物イオンを活性化し、トランジス
タのチャンネル領域まで達するソース、ドレイン領域２
１０を形成する。後は、周知の方法で、積み上げシリサ
イド拡散層型トランジスタを形成する。

【００４６】本実施例では第２の急速加熱処理は、窒素
雰囲気の下で、１０００℃、２０秒程度行なっている
が、８５０℃以上の熱処理による層間絶縁膜のリフロー
工程が後から入る場合、上記イオン注入した不純物の活
性化は、該８５０℃以上の熱処理により行なえるため、
より低い温度で（８５０℃〜９５０℃程度）第２の急速
加熱処理を行なってもよい。

【００４７】また、本実施例では、ゲート電極となる多
結晶シリコン膜上部の絶縁膜と、側壁部の絶縁膜の材質
を変えているため、ゲート電極と、ソース、ドレイン領
域を同時にサリサイド化することが容易となっている。
また、ゲート電極中への不純物ドーピングもソース、ド
レイン領域への不純物ドーピングと同時に行なえるた
め、工程簡略化が行なえると同時に、ゲート電極中の不
純物と、ソース、ドレイン領域中の不純物を同じ導電型
に形成できるため、表面チャンネル型ＭＯＳＦＥＴを形
成することが可能となる。

【００４８】本実施例では、ゲート電極となる多結晶シ
リコン膜上部の絶縁膜は、シリコン窒化膜であり、側壁
部の絶縁膜は、シリコン酸化膜で形成しているがこれに
限るものではない。ゲート電極となる多結晶シリコン膜
上部の絶縁膜をシリコン酸化膜とし、側壁部の絶縁膜
を、シリコン酸化膜とシリコン窒化膜の２層膜としても
よく、すべてシリコン窒化膜でもよい。いづれの場合で
も、ゲート電極上の絶縁膜を選択的に除去することがで
きる。

【００４９】また、第１及び第２の実施例では、２段階
のシリサイド形成工程を用いたが、従来からあるよう
に、積み上げられた半導体層に拡散層を形成してから高
融点金属膜を堆積してシリサイド工程を行っても良い。

【００５０】（第３の実施例）図３に、本発明の第３の
実施例に係る半導体装置の断面図を示す。ここで、３０
１はシリコン基板、３０２はフィールド酸化膜、３０３
はゲート絶縁膜、３０４はチタンシリサイド膜と多結晶
シリコン膜とからなるゲート電極、３０５はチタンシリ
サイド膜、３０６はソース、ドレイン領域、３０７は局
所配線、３０８は層間絶縁膜、３０９はコンタクト孔、
３１０は上部配線を示す。本実施例では、第２の実施例
における多結晶シリコン膜２０８を所望のパターンにパ
ターンニングする際、隣接するトランジスタのソース、
ドレイン領域の一方と接続するようにパターンニングし
て、不要な多結晶シリコンを除去している。つまり、ソ
ース領域とドレイン領域とを分離するマスクと局所配線
を形成するマスク（図示しない）とを兼用して工程簡略
化をはかっている。このようにパターンニングすること
によって、後工程のシリサイド化を行なえば、ソース、
ドレイン領域の一方を隣接するトランジスタのソース、
ドレイン領域の一方と接続する際、従来技術のようにソ
ース、ドレイン領域上にそれぞれコンタクト孔を介して
上部配線にて接続する必要がなくなり、非常に容易に局
所配線形成を行なうことができる。つまり、ソース、ド
レイン領域３０６と上部配線３１０とを接続するための
コンタクト孔３０９をフィールド酸化膜３０２上のチタ
ンシリサイド膜３０５上に形成することができ、その結
果、ソース、ドレイン領域３０７の寸法Ａをコンタクト
孔３０９の径寸法以下にすることができ、接合容量を減
少することができるので、トランジスタの高速化を達成
でき、さらに拡散層面積縮小によるリーク電流の低減、
消費電力の低減に寄与することができる。また、従来技
術と比較して、コンタクト径及びコンタクトのソース、
ドレイン領域への位置合わせマージン分だけ小さくでき
るので、半導体装置のスケールダウンを容易にすること
ができる。なお、本実施例では、チタンシリサイド膜３
０５上にコンタクトを設けたが、第１の実施例を適用し
て多結晶シリコン膜上に適用できることは言うまでもな
い。

【００５１】（第４の実施例）上記第１、第２または第
３の実施例では、積み上げ型拡散層形成のための半導体
層として多結晶シリコン膜を堆積したが、その替わりに
非晶質シリコン膜を堆積しても、同様にして形成するこ
とができる。

【００５２】（第５の実施例）上記実施例では、積み上
げ型拡散層形成のための半導体層として多結晶シリコン
膜または非晶質シリコン膜のいづれかを堆積したが、以
下に述べる方法により、下地のシリコン基板の面方位
（通常（１００）面）を受け継がせて、シリコン基板の
露出した活性領域上の積み上げ拡散層であるシリコン膜
を固相エピタキシャル成長により表面にいたるまでシリ
コン単結晶膜にすると共に、活性領域以外では多結晶シ
リコン膜または非晶質シリコン膜を堆積することができ
る。その方法は、清浄な単結晶シリコン基板表面を露出
するＨＦ処理から多結晶シリコン膜または非晶質シリコ
ン膜を堆積するまでの工程を大気開放なしの状態で行い
うるクラスタ型ＬＰＣＶＤ装置を用いる方法によるもの
である。クラスタ型ＬＰＣＶＤ装置により、例えば、非
晶質シリコン膜堆積条件として、５３０〜５７０℃、Ｓ
ｉ₂Ｈ₆もしくはＳｉＨ₄、２０〜８０Ｐａの条件で、活
性領域上にエピタキシャル成長させたシリコン単結晶膜
を、活性領域以外の領域には非晶質シリコン膜を堆積さ
せることができる。また、多結晶シリコン膜堆積条件と
して、５８０〜６８０℃、Ｓｉ₂Ｈ₆もしくはＳｉＨ₄、
２０〜８０Ｐａの条件で、活性領域上にエピタキシャル
成長させたシリコン単結晶膜を、活性領域以外の領域に
は多結晶シリコン膜を堆積させることができる。本実施
例では、クラスタ型ＬＰＣＶＤ装置の熱処理で、活性領
域上の半導体層表面までシリコン単結晶膜にすることが
できたが、５００℃、Ｓｉ₂Ｈ₆、５０Ｐａの条件で非晶
質シリコン膜を活性領域に堆積した後、後工程での熱処
理でシリコン単結晶膜にしても良い。なお、本発明者ら
が確認したところ、装置の清浄化が不十分な場合には、
大部分シリコン単結晶膜となっていたが、ところどころ
に、１〜１０μｍ程度の比較的大きなグレインサイズの
多結晶シリコン膜が混在していた。また、５５０℃、Ｓ
ｉＨ₄、３０Ｐａの条件で非晶質シリコン膜で堆積した
場合は、６２０℃、ＳｉＨ₄、３０Ｐａの条件で堆積し
た多結晶シリコンの場合と比較して、活性領域上にエピ
タキシャル成長したシリコン単結晶膜がフィールド酸化
膜領域上まで、あるいはゲート電極上まで横方向にエピ
タキシャル成長しやすいことが確認できている。

【００５３】また、本実施例におけるシリコン単結晶膜
を堆積するためのクラスタ型ＬＰＣＶＤ装置では、気相
フッ酸処理または、フッ酸溶液処理にてシリコン基板表
面の自然酸化膜を除去した後、大気開放無しで窒素雰囲
気中にて予備排気設備を設けた乾燥室に搬送し、乾燥室
にて半導体基板表面に吸着された、Ｈ₂Ｏ分子を精製窒
素で完全に除去した後、排気設備を設けた予備真空室を
介して大気開放無しで窒素雰囲気中で堆積室に搬送し、
各種シリコン膜を堆積する構成である。このため、通常
のＬＰＣＶＤシリコン堆積装置の様に、堆積前の半導体
ウエハ表面に自然酸化膜や、吸着Ｈ₂Ｏ分子が無く、通
常のシリコン堆積条件にてシリコン基板表面に単結晶シ
リコン膜をエピタキシャル成長させる事ができる。ここ
で、自然酸化膜の除去はもとより、精製窒素による吸着
Ｈ₂Ｏ分子の除去が非常に重要となる。Ｈ₂Ｏ分子が半導
体ウエハ表面に吸着した状態でシリコン堆積室にてシリ
コン膜を堆積した場合、吸着Ｈ₂Ｏ分子が堆積温度によ
りシリコン基板と反応し、シリコン酸化膜を形成するた
め、シリコンエピタキシャル成長が不可能となる。本実
施例では、乾燥室は、常に大気圧以上でパージされてお
り、その露点は−１０℃以下に保たれている。

【００５４】シリコン膜の堆積方法以外は、他の実施例
と同様にしてトランジスタは作製されるが、ソース、ド
レイン領域に１０００Å程度のシリコン単結晶膜を形成
している。このため、トランジスタのチャンネル領域か
らの接合は、２００Å程度となり、非常に浅いジャンク
ションを安定して形成することができた。これは、積み
上げ拡散層である半導体層がシリコン単結晶膜であるこ
とから、多結晶シリコン膜または非晶質シリコン膜より
も拡散を充分に制御できたためと考えられる。このた
め、トランジスタの短チャンネル効果に対し、非常に有
効であり、従来のＬＤＤトランジスタでは、０．４μｍ
のゲート幅にて短チャンネル効果の影響が顕著に表れて
いたが、本実施例のトランジスタでは、０．１μｍのゲ
ート幅まで短チャンネル効果の影響がないことが確認で
きている。さらに、本実施例では、シリコン単結晶膜を
厚く形成してチャンネル領域を積み上げ拡散層内に設け
ることもでき、この場合は実効的なゲート長が長くなる
ので、さらに、短チャンネル効果を抑制することができ
る。

【００５５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ゲート電極形成後にシリコン膜を堆積し、ＣＭＰ
法により、ゲート電極上部の該シリコン膜を研磨除去
し、積み上げ拡散層型トランジスタを形成するため、選
択シリコンエピタキシャル成長装置を必要とせず、コス
トがかからない。また、選択シリコンエピタキシャル成
長の場合のファセットの発生の問題を根本的に解決する
ことができる。このため、イオン注入等にて形成される
ソース、ドレイン領域は、チャンネル領域近傍にて深く
ならず、短チャンネル効果の影響を受けにくくなるた
め、微細ゲート長のトランジスタの形成が容易になる。
更に、低温でシリコン膜を堆積できるため、ゲート電極
近傍、及び、フィールド酸化膜近傍に、結晶欠陥が生じ
ることがなく、リーク電流の増大が無い。

【００５６】また、チャンネル領域の半導体基板がダメ
ージを受けずに、位置合わせ精度に依存しない積み上げ
拡散層型トランジスタを備えた半導体装置を提供でき
る。

【００５７】また、シリサイド化工程においては、シリ
サイド化反応を行なった後に不純物イオンを注入するた
め、シリサイド層を形成した後で不純物拡散層領域を形
成できるため、不純物拡散層領域上のシリサイド化にお
ける不純物イオンの影響が無くなり、完全なＴｉＳｉ２
〜Ｃ５４結晶構造を形成することができ、耐熱性がよく
非常に低抵抗のシリサイド層を形成することが可能とな
る。

【図面の簡単な説明】

【図１】第１の実施例に係る半導体装置を説明するため
の図である。

【図２】第２の実施例に係る半導体装置を説明するため
の図である。

【図３】第３の実施例に係る半導体装置を説明するため
の図である。

【図４】従来技術による半導体装置を説明するための図
である。

【図５】他の従来技術による半導体装置を説明するため
の図である。

【符号の説明】

１０１シリコン基板１０２フィールド酸化膜１０３ゲート酸化膜１０４第１のシリコン酸化膜１０５ゲート電極１０６第２のシリコン酸化膜１０７活性領域１０８多結晶シリコン膜１０９チタンシリサイド膜１１０ソース、ドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体基板の一主面上に素子分離領域
と、ゲート絶縁膜と、ゲート電極と、該ゲート電極に近
接して電気的に分離されて上記一主面に積み上げられた
半導体層とを備え、上記ゲート電極端近傍での上記一主
面から上記半導体層の表面までの高さが上記半導体層の
中で最も高く、上記半導体層が上記素子分離領域まで延
在し、上記半導体層が上記ゲート電極をゲートとするト
ランジスタのソース、ドレイン領域であることを特徴と
する半導体装置。
【請求項２】上記半導体層の表面がシリサイド層であ
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】上記素子分離領域上の上記半導体層上ま
たは上記シリサイド層上に上部配線との接続をとるコン
タクトが形成されていることを特徴とする請求項１また
は２に記載の半導体装置。
【請求項４】シリコン基板上に素子分離領域と活性領
域とを形成する工程と、該活性領域上にゲート酸化膜と
第１の絶縁膜で覆われたゲート電極とを形成する工程
と、第２の絶縁膜を堆積する工程と、上記活性領域の上
記シリコン基板表面が露出する迄第２の絶縁膜をエッチ
バックして上記ゲート電極側壁部に絶縁膜を形成する工
程と、多結晶シリコン膜または非晶質シリコン膜のいづ
れかを堆積する工程と、化学的機械的研磨法により第１
の絶縁膜が露出するまで上記多結晶シリコン膜または上
記非晶質シリコン膜を研磨する工程と、上記素子分離領
域上にて短絡しないように上記多結晶シリコン膜または
上記非晶質シリコン膜を所望の形状にパターンニングし
て半導体層を形成する工程と、上記シリコン基板と逆導
電型の不純物を上記半導体層に導入してソース、ドレイ
ン領域を形成する工程を含むことを特徴とする半導体装
置の製造方法。
【請求項５】単結晶シリコン基板上に素子分離領域と
活性領域とを形成する工程と、該活性領域上にゲート酸
化膜と第１の絶縁膜で覆われたゲート電極とを形成する
工程と、第２の絶縁膜を堆積する工程と、上記活性領域
の上記単結晶シリコン基板表面が露出する迄第２の絶縁
膜をエッチバックして上記ゲート電極側壁部に絶縁膜を
形成する工程と、ＬＰＣＶＤ法により大気開放無しの状
態で清浄な上記単結晶シリコン基板表面を露出してか
ら、露出された領域以外の領域では多結晶シリコン膜ま
たは非晶質シリコン膜のいづれかが堆積する条件で多結
晶シリコン膜または非晶質シリコン膜のいづれかを堆積
して上記単結晶シリコン基板の面方位を受け継いだシリ
コン単結晶膜を成長させる工程と、化学的機械的研磨法
により第１の絶縁膜が露出するまで上記シリコン単結晶
膜を含むシリコン膜を研磨する工程と、上記素子分離領
域上にて短絡しないように上記シリコン膜を所望の形状
にパターンニングして半導体層を形成する工程と、上記
シリコン基板と逆導電型の不純物を上記半導体層に導入
してソース、ドレイン領域を形成する工程を含むことを
特徴とする半導体装置の製造方法。
【請求項６】上記化学的機械的研磨法により研磨され
た上記多結晶シリコン膜、上記非晶質シリコン膜、また
は上記シリコン膜のいづれかを所望の形状にパターンニ
ングして半導体層を形成する工程と、隣接する半導体層
間を接続するパターンニングの工程とを同時に行うこと
を特徴とする請求項４または５に記載の半導体装置の製
造方法。
【請求項７】上記半導体層上に高融点金属膜を堆積す
る工程と、シリサイド化する工程とを含むことを特徴と
する請求項４、５または６に記載の半導体装置の製造方
法。
【請求項８】所望の形状にパターンニングして半導体
層を形成する工程の後に、高融点金属膜を堆積する工程
と、第１の急速加熱処理により上記高融点金属膜を半導
体層と反応させ高融点金属シリサイド膜を形成する工程
と、イオン注入法によりシリコン基板と逆導電型の不純
物を上記高融点金属シリサイド膜中に注入する工程と、
未反応の上記高融点金属膜をエッチング除去する工程
と、第２の急速加熱処理により上記高融点金属シリサイ
ド膜を安定な結晶構造に変化させる工程を含むことを特
徴とする請求項４または５に記載の半導体装置の製造方
法。
【請求項９】第１の絶縁膜または第２の絶縁膜の少な
くともいづれかがシリコン窒化膜であることを特徴とす
る請求項４または５に記載の半導体装置の製造方法。