KR100369969B1 - 반도체장치 제조방법 - Google Patents
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Abstract
본 발명은 고융점 금속실리사이드막(108), 특히 코발트실리사이드막을 갖는 반도체장치 제조방법이다. 금속실리사이드막(108)의 균일성은 내열성등의 반도체장치의 특성을 향상시킨다. 본 발명에서는, 금속실리사이드막(108)의 전물질을 이온주입 및 열처리하는 정도를 조절함으로써, 최종 금속실리사이드막(108)의 균일성이 향상된다.
Description
본 발명은 반도체기판상에 고융점 금속실리사이드층을 구비한 반도체장치 제조방법에 관한 것으로서, 보다 상세하게는, 내열성이 우수한 실리사이드층을 갖는 고신뢰성의 반도체장치의 제조방법에 관한 것이다.
반도체장치를 제조하는 데 실리사이드 프로세스가 빈번하게 이용되고 있으며, 다양한 실리사이드 프로세스가 통상적으로 실시되어 왔다. 일본 특개평9-069497호 공보에 이러한 실리사이드 프로세스중의 하나가 개시되어 있다.
여기에 개시된 실리사이드 프로세스에 있어서는, 도 1a에 도시된 바와 같이, 공지된 리소그래피공정과 공지된 선택산화공정을 이용하여 반도체기판(400)상에 필드산화막(401)이 형성된다. 다음에, 필드산화막(401)에 의해 둘러싸여진 활성영역상에 게이트산화막(402)과 게이트폴리실리콘막(403)이 순차적으로 성장된다.
다음에, 도 1b에 도시된 바와 같이, 포토리소그래피공정과 드라이에칭방법을 사용하여 게이트폴리실리콘막을 패터닝함으로써 게이트전극(404)을 형성한다.
화학적기상증착(CVD)기술과 에칭기술을 사용하여 게이트전극(404)의 측면상에 실리콘산화막으로 만들어진 사이드월(405)을 형성한다. 다음에, 포토리소그래피공정을 사용하여 N형 게이트전극 또는 P형 게이트전극(406)을 형성하고, 이온주입공정을 사용하여 P형 확산층 또는 N형 확산층(407)을 형성한다.
N형 또는 P형 게이트전극(406)과 P형 또는 N형 확산층(407)상의 자연산화막이 제거된 후, 진공분위기에서의 스퍼터링에 의해, 예컨대 약 450℃의 온도에서 반도체기판(400)상에 10nm두께를 갖는 코발트막이 형성되고, 상기 기판이 진공분위기에서 5분동안 가열됨으로써, 코발트막과 실리콘이 서로 접촉하는 부분상에 약 15nm두께를 갖는 Co2Si막이 형성된다.
다음에, 이 Co2Si막은, 질소분위기에서, 30초동안 500℃에서의 급속열처리(RTA)에 의한 상전이를 통해, 20nm두께를 갖는 CoSi막으로 변환된다.
유전막상에 반응하지 않고 남겨진 코발트막은 황산과 과산화수소를 함유하는 혼합수용액으로 습식에칭되어 선택적으로 제거된다. 다음에, 웨이퍼는 질소분위기에서, 800℃로 10초동안 급속열처리되어, 도 1c에 도시된 바와 같이, CoSi막을 약 35nm의 두께를 갖는 CoSi2막(408)으로 상전이 시킨다.
상술한 실리사이드 프로세스에 따라 게이트전극의 표면과 확산층의 표면이 자기정렬되어(self-aligned) 실리사이드를 형성하기 때문에, 저저항배선으로 인해 반도체장치의 고속화가 실현될 수 있다.
실리사이드 프로세스는 소망하는 영역만 선택적으로 실리사이드화할 수 있는 장점이 있다.
반도체장치의 미세화와 고집적화가 진행됨에 따라, 단일 칩상에 DRAM 및 로직디바이스를 갖는 등의 소위 시스템-온-칩(SOC)디바이스에 대한 요구가 증가되고 있다.
이 SOC디바이스를 실현하기 위해서, 이에 수반되는 여러가지 문제점이 해결되어야만 한다. 단일 칩상에 DRAM 및 로직디바이스를 탑재하기 위해서, 일반적으로 서로 완전히 다른 공정에 의해 제조되는 DRAM부와 로직부는 제조단계들의 수를 감소시키고 제조단계의 복잡성을 경감시키기 위해 동일한 공정으로 제조되어야만 한다.
상술한 문제점을 해결하기 위하여, DRAM부와 로직부의 게이트전극들과 확산층들상에 자기정렬방식으로 실리사이드층을 형성하는 공정이 사용되었다.
이 공정은, 로직디바이스에 사용되는 고성능 및 고집적을 갖는 트랜지스터들을 실현하기 위해서 널리 사용되고 있는 살리사이드(Self-aligned silicide)공정이라 불리운다.
이 공정은 DRAM부와 로직부를 동시에 또는 순차적으로 형성할 수 있게 하여 공정단계들을 단순화하고 공정단계들의 수를 감소시킨다.
그러나, 이 공정에서도 새로운 문제점이 발생한다. DRAM부와 로직부의 게이트전극 및 확산층상에 실리사이드들이 동시에 형성되는 경우에도, DRAM내의 커패시터형성은 게이트전극의 실리사이드형성 후에 행해지는 것이 일반적이다.
실리사이드막형성 후의 커패시터형성단계에서 고온처리가 수행되기 때문에, 실리사이드막은 커패시터형성단계동안 응집되어 그 저항이 증가되고 내열성이 열화된다.
상술한 바를 고려하여, 본 발명의 목적은 우수한 내열성과 고신뢰성의 실리사이드막을 가지는 반도체장치 제조방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 반도체장치 제조방법을 순차적으로 나타내는 수직단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치 제조방법의 일예를 순차적으로 나타내는 수직단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치 제조방법의 일예를 순차적으로 나타내는 수직단면도이다.
도 4a는 비소불순물의 표면농도와 코발트실리사이드의 층저항사이의 관계를 나타내는 그래프이다.
도 4b는 붕소불순물의 표면농도와 코발트실리사이드의 층저항사이의 관계를 나타내는 그래프이다.
※도면의 주요부분에 대한 부호의 설명
100,200 : 반도체기판 101,201 : 필드산화막
102,202 : 게이트산화막 103,203 : 게이트폴리실리콘막
104,204 : 게이트전극 105,205 : 사이드월
106,206 : P형 게이트전극 107,207 : P형 확산층
본 발명은, 반도체기판상에 폴리실리콘 또는 비정질실리콘으로 만들어진 게이트전극층을 형성하는 단계와, 게이트전극층을 에칭하여 게이트전극을 형성하는 단계와, 게이트전극의 측면상에 사이드월을 형성하는 단계와, 최종적으로 게이트전극과 반도체기판의 표면부분을 이온주입 및 열처리하여 N형 또는 P형 게이트전극으로 게이트전극을 형성하며, 상기 표면부분을 확산층으로 형성하는 단계와, 그리고 N형 또는 P형 게이트전극과 확산층상에 금속실리사이드막을 형성하는 단계를 구비하는 반도체장치 제조방법을 제공한다.
본 발명은 게이트전극에 이온주입하는 단계 및/또는 게이트전극을 열처리하는 단계에 의해 수정될 수 있다.
반도체장치 제조방법에 따르면, 게이트전극과 확산층의 이온주입 및/또는 열처리를 그의 표면불순물농도가 최적화되도록 함으로써, 게이트전극과 확산층상에 형성된 금속실리사이드막의 열저항을 향상시켜, 고신뢰성을 갖는 반도체장치를 제공한다.
본 발명의 상술한 및 여타의 목적, 특징, 그리고 장점은 다음의 설명으로부터 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
제 1 실시예
먼저, 도 2a에 도시된 바와 같이, 반도체기판(100)상에 유전막으로서의 기능을 하는 필드산화막(101)이 형성된다. 다음에, 필드산화막(101)으로 둘러싸인 활성영역상에 게이트산화막(102)과 게이트폴리실리콘막(103)이 순차적으로 성장된다.
다음에, 도 2b에 도시된 바와 같이, 이 분야에서 공지된 포토리소그래피공정과 드라이에칭방법을 사용하여 게이트폴리실리콘막(103)을 패터닝함으로써, 게이트전극(104)을 형성한다.
다음에, 이 분야에서 공지된 CVD기술과 에칭기술을 사용하여 게이트전극(104)의 측면상에 실리콘산화막으로 만들어진 사이드월(105)을 형성한다.
다음에, 포토리소그래피공정, 이온주입공정, 그리고 불순물을 활성화하기 위한 열처리를 수행함으로써, N형 게이트전극 또는 P형 게이트전극(106)과 N형 확산층 또는 P형 확산층(107)을 형성한다.
상기 이온주입 및 열처리를 수행하여 확산층 및 게이트전극의 표면들의 불순물농도들이, 예컨대 1×1021atoms/㎠ ∼ 1×1022atoms/㎠의 범위가 되게 한다.
비소(As)이온주입이 5×1015/㎠의 도우즈량과 30KeV의 가속에너지로 수행되고, 1000℃로 10초동안 RTA된다. 이어서, 붕소(B)이온주입이 5×1015atoms/㎠의 도우즈량과 5KeV의 가속에너지로 수행되고, 1000℃로 10초동안 RTA된다.
이러한 방식으로, N형 게이트전극 또는 P형 게이트전극(106)과 N형 확산층 또는 P형 확산층(107)이 1×1021atoms/㎠ ∼ 1×1022atoms/㎠의 범위의 표면농도로 형성한다.
통상적으로, 이러한 이온주입은 트랜지스터의 특성을 제어하기 위하여 수행되는 것이며, 실리사이드의 내열성을 제어하기 위한 것은 아니다.
본 발명에 있어서는, 실리사이드의 내열성을 향상시키기 위하여 표면의 불순물농도를 높게 한다.
다음에, 도 2c에 도시된 바와 같이, N형 게이트전극 또는 P형 게이트전극(106)과 P형 확산층 또는 N형 확산층(107)의 실리콘 표면들에 형성된 자연산화막이 제거되고, 예컨대 400℃의 기판온도에서 스퍼터링하여 15nm두께의 코발트(Co)층을 증착되고, 동일하게 감소된 압력분위기에서 2분동안 기판이 열처리된다.
이 때, 코발트층과 실리콘이 서로 직접 접촉하는 부분상에 약 25nm두께를 갖는 Co2Si막이 형성된다.
다음에, 이 Co2Si막은, 질소분위기에서, 30초동안 625℃에서의 급속열처리(RTA)에 의한 상전이를 통해, 30nm두께를 갖는 CoSi막으로 변환된다.
유전막상에 반응하지 않고 남겨진 코발트막은 염산과 과산화수소를 함유하는 혼합수용액으로 습식에칭되어 선택적으로 제거된다. 다음에, 웨이퍼는 질소분위기에서, 800℃로 10초동안 RTA되어, CoSi막을 약 50nm의 두께를 갖는 CoSi2막(108)으로 상전이 시킨다.
이하, 본 발명의 이해를 더욱 용이하게 하기 위하여, 실리사이드막의 응집원리를 설명한다.
실리사이드막은, 마이크로적으로는, 동일한 결정성을 갖는 그레인의 그룹으로 형성되어 있고, 인접한 그레인들간의 계면을 입계라고 한다. 실리사이드막의 응집은, 실리사이드막중의 실리콘이 이 입계상에 증착되어 입계의 저항을 높아지게 하는 현상이다.
일반적으로, 실리사이드막의 내열성은 실리사이드막의 두께, 배선폭, 그리고 기초실리콘의 결정성등에 영향을 받는다.
실리사이드의 두께의 감소에 따라 내열성이 현저하게 열화된다. 반도체장치의 미세화 및 고집적화가 진전됨에 따라 확산층의 깊이가 감소하여 실리사이드막의 박막화가 진행되기 때문에, 실리사이드막 자체의 형성이 가능하더라도 내열성의 열화는 문제가 된다.
게이트전극과 확산층의 배선폭 감소는 디바이스의 내열성을 열화시키는 원인이 된다.
기초실리콘은, 게이트전극을 구성하는 다결정실리콘과, 확산층을 구성하는 단결정실리콘의 두종류가 있다. 다결정실리콘으로 구성되어 있는 게이트전극상에 형성되는 실리사이드막의 내열성이 부족한 것은 잘 알려져 있다.
그 이유는 아래와 같다고 생각된다. 다결정실리콘의 실리사이드의 그레인들은 다결정실리콘에 실리콘그레인들의 입계가 존재하기 때문에 단결정실리콘의 그레인들보다 불균일하게 형성되고, 다결정실리콘과 실리사이드계면사이의 결합력은 단결정실리콘과 실리사이드계면사이이 결합력보다 약하여, 실리사이드막중의 실리콘이 기초실리콘쪽으로 계면을 관통하기 쉽다는 것이다.
실리사이드막의 내열성은 실리사이드의 재료에 따라서 변화하는 것으로 알려져 있다. 이 재료로는 티타늄실리사이드가 가장 널리 사용되고 있다. 티타늄실리사이드막은 미세배선상에 형성되기가 곤란하기 때문에, 미세배선상에 용이하게 형성되는 코발트실리사이드가 티타늄실리사이드를 대신하여 사용되고 있다.
코발트실리사이드의 결정구조는 티타늄실리사이드와는 다른 실리콘의 결정구조와 유사하고, 코발트실리사이드의 격자상수들은 실리콘과는 1.2%만 차이나기 때문에, 그것들 사이의 격자정합성이 우수하다. 그 결과, 기초실리콘상에 코발트실리사이드가 에피택셜성장될 수 있고, 이 에피택셜성장이 CoSi2/Si계면을 열적으로 안정화시켜 내열성의 향상을 기대할 수 있다.
이하, 코발트실리사이드 형성공정을 상세하게 설명한다.
코발트실리사이드막의 상전이는 Co → Co2Si → CoSi → CoSi2의 순으로 진행되는 것으로 알려져 있다. 대략 350 ∼ 450℃의 온도에서 발생하는 Co → Co2Si의 실리사이드반응은 코발트의 확산에 의해서 시작되며, 이 코발트는 이 반응의 확산종이라고 불리운다. 확산종이 실리콘인 Co2Si 또는 Co → CoSi의 실리사이드반응은 대략 400 ∼ 600℃의 온도에서 발생한다. 확산종이 코발트인 CoSi → CoSi2의 실리사이드반응은 650℃이상의 온도에서 발생한다.
코발트실리사이드는 복잡한 반응계 등에 의해서 생성되는 것으로 알려져 있다. 상술한 에피택셜성장은 CoSi을 CoSi2로 변환하는 최종단계에서 발생한다. Co2Si 및 CoSi의 결정구조들은 Si의 결정구조와 완전히 다르기 때문에, 실질적으로 Co2Si 및 CoSi의 형성동안에는 에피택셜성장이 일어나지 않는다.
최종적인 에피택셜성장의 비율은, 최초의 저온반응동안 Co2Si 및 CoSi막이 얼마나 균일하게 형성되는 가에 크게 의존한다. 본 발명자에 의해 얻어진 상세한 실험결과에 따르면, CoSi2막의 에피택셜성장의 비율을 증가시키기 위해서는 최초의 Co2Si막을 균일하게 형성하는 것이 필요하다는 것을 알 수 있다.
상술한 바와 같이, Co에서 Co2Si로, 그리고 Co에서 CoSi로의 반응들은, 이 반응들의 온도범위들이 서로 근접하기 때문에, Co/Si계면에서 동시에 일어날 수 있다. 반응들이 동시에 일어나는 경우에는, Co2Si막이 균일하게 형성되지 않기 때문에, 에피택셜성장의 비율이 감소되어 내열성을 열화시킨다.
상술한 바와 같이, Co에서 CoSi로의 반응에서는 실리콘이 확산종이기 때문에, 반응초기온도와 반응속도는 확산층과 게이트전극에 첨가된 불순물의 농도, 특히 표면농도에 의존한다.
본 발명자에 의해 얻어진 상세한 실험결과에 따르면, Co에서 CoSi로의 반응은 확산층과 게이트전극의 표면불순물농도의 증가에 의해 억제된다.
따라서, 표면불순물농도와 열처리의 최적화는, Co/Si계면에서, 확산종이 코발트인 Co에서 Co2Si로의 반응만이 일어나도록 제어할 수 있다. 이러한 방식으로 Co/Si계면에서의 반응을 제어함으로써, Co2Si막을 균일하게 형성하는 것이 가능해진다. 그 결과, 최종적으로 형성되는 CoSi2막의 에피택셜성장비율이 상승되어 고내열성을 가진 코발트실리사이드(CoSi2)막의 형성이 실현된다.
제 2 실시예
먼저, 도 3a에 도시된 바와 같이, 반도체기판(200)상에 필드유전막으로서의 기능을 하는 필드산화막(201)을 형성한다. 다음에, 필드산화막(201)으로 둘러싸인 활성영역상에 게이트산화막(202)과 게이트폴리실리콘막(203)을 순차적으로 성장시킨다.
이온주입공정을 사용하여 N형 게이트전극을 형성할 때, 예컨대 1×1015/㎠와 30KeV의 조건으로 비소(As)가 이온주입된다. P형 게이트전극이 형성될 때, 예컨대 1×1015/㎠와 50KeV의 조건으로 또는 1×1015/㎠와 20KeV의 조건으로 붕소(B) 또는 BF2가 각각 이온주입된다.
다음에, 도 3b에 도시된 바와 같이, 공지된 포토리소그래피공정과 드라이에칭방법을 사용하여 게이트폴리실리콘막(203)을 패터닝함으로써 게이트전극(204)을 형성한다.
공지된 CVD기술과 에칭기술을 사용하여 게이트전극(204)의 측면상에 실리콘산화막으로 만들어진 사이드월(205)을 형성한다.
다음에, 포토리소그래피공정, 이온주입공정, 그리고 불순물을 활성화하기 위한 열처리를 수행함으로써, N형 게이트전극 또는 P형 게이트전극(206)과 N형 확산층 또는 P형 확산층(207)을 형성한다.
상기 이온주입 및 열처리를 수행되어 확산층 및 게이트전극 표면의 불순물농도가 1×1021atoms/㎠ ∼ 1×1022atoms/㎠의 범위가 되게 한다. 비소(As)와 붕소(B)의 이온주입은 제 1 실시예와 유사하게 수행된다.
이러한 방식으로, N형 게이트전극 또는 P형 게이트전극(206)과 N형 확산층 또는 P형 확산층(207)이 형성될 수 있다.
특히, 제 2 실시예에서는, 게이트전극과 확산층을 형성하기 위한 이온주입 및 열처리가 별개로 수행되기 때문에, 코발트실리사이드의 내열성을 향상시키면서, 트랜지스터의 특성도 향상될 수 있다.
다음에, 도 3c에 도시된 바와 같이, N형 게이트전극 또는 P형 게이트전극(206)과 P형 확산층 또는 N형 확산층(207)상의 실리콘 표면의 자연산화막을 제거하고, 예컨대 400℃로 가열된 기판상에 스퍼터링으로 15nm두께의 코발트(Co)층을 형성하고, 동일하게 감소된 압력분위기에서 2분동안 기판이 열처리된다.
이 때, 코발트층과 실리콘이 서로 직접 접촉하는 부분상에 약 25nm두께를 갖는 Co2Si막이 형성된다.
다음에, 이 Co2Si막은, 질소분위기에서, 625℃에서 30초동안의 RTA에 의한 상전이를 통해, 30nm두께를 갖는 CoSi막으로 변환된다.
유전막상에 반응하지 않고 남겨진 코발트막은 염산과 과산화수소를 함유하는 혼합수용액으로 습식에칭되어 선택적으로 제거된다. 다음에, 웨이퍼를 질소분위기에서, 800℃로 10초동안 RTA하여, CoSi막을 약 50nm의 두께를 갖는 Co2Si막(208)으로 상전이 시킨다.
도 4a 및 도 4b의 그래프는, 각각 코발트실리사이드 층저항의 비소 및 붕소의 표면불순물농도 의존성을 나타낸다.
코발트실리사이드의 층저항은 0.25㎛의 게이트전극 폭과 100㎛의 길이를 갖는 패턴을 사용함으로써 측정된다. 이 그래프에서 흰 원과 검은 원은, 각각 코발트실리사이드형성 직후와, 코발트실리사이드형성후에 DRAM형성단계 후의 층저항치를 나타낸다. DRAM형성단계에서, 열처리는 750℃에서 1시간 동안 그리고 900℃에서 10초동안 수행된다.
실리사이드 형성 직후의 층저항은 표면농도가 1×1022atoms/㎠인 경우에 약간 증가하지만, 그 이외의 경우에는 더욱 낮은 값의 층저항이 얻어진다. 한편, DRAM형성단계 후의 층저항은 1×1020atoms/㎠의 농도에서 가장 높고, DRAM형성단계에서의 열처리에 의해 실리사이드막의 응집이 발생하며, DRAM형성단계 후의 층저항은 1×1022atoms/㎠농도에서의 실리사이드 형성 직후의 층저항보다 높다. 이러한 경향은 불순물원소(As 및 B)에 의존하지 않는다.
표면불순물이 1×1020atoms/㎠로 낮은 경우에는, 이 응집은 고온스퍼터링시 Co에서 Co2Si로 그리고 Co에서 CoSi로의 반응을 가속화하고, 그 결과, CoSi2의 에피택셜성장의 비율을 감소시켜 내열성이 열화된다.
한편, 표면불순물이 1×1022atoms/㎠로 높은 경우에는, Co에서 Co2Si로의 반응만 발생하지만, 불순물농도가 너무 높기 때문에 반응속도가 저하된다. 그 결과, 스퍼터링과 진공하에서의 가열동안 모든 코발트가 반응할 수 없기 때문에, 코발트막의 일부가 반응하지 않고 잔존하게 된다.
이 미반응의 코발트막이 일단 대기에 노출되어 산화되면, 약 600℃에서의 RTA단계에서도 실리사이드반응은 발생하지 않고, 유전막상의 미반응의 코발트와 함께 유전막이 차후의 습식에칭에 의해 에칭된다. 그 결과, 내열성을 열화시키는 얇은 CoSi2막이 형성된다. 그러나, 이 CoSi2막은 표면불순물농도가 낮은 경우보다 높은 내열성을 가진다.
단지 예로서 상술한 실시예들을 설명하였기 때문에, 본 발명은 상술한 실시예들에 한정되지 않고, 당업자에게는 본 발명의 범위내에서 다양한 수정과 변형이 가능하다.
표면불순물농도에 관련하여 상술한 바로부터 분명하듯이, 금속실리사이드막, 특히 코발트실리사이드막의 내열성을 향상킴으로써, 고신뢰성을 가지는 반도체장치가 얻어질 수 있다.
Claims (12)
- 반도체장치 제조방법에 있어서,반도체기판상에 폴리실리콘 또는 비정질실리콘으로 만들어진 게이트전극층을 형성하는 단계;상기 게이트전극층을 에칭하여 게이트전극을 형성하는 단계;상기 게이트전극의 측면상에 사이드월을 형성하는 단계;1×1015atoms/㎠ ∼ 1×1016atoms/㎠ 범위의 도우즈량으로, N형 불순물로서는 비소가 주입하고 P형 불순물로서는 붕소 및/또는 BF2를 주입하는 이온주입과, 열처리를 행하여, 코발트실리사이드층이 균일하게 형성될 수 있게 하는 1×1020atoms/㎤ 보다 높고 1×1022atoms/㎤ 보다 낮은 표면불순물농도를 갖는 N형 또는 P형 게이트전극과 확산층을 형성하는 단계;상기 N형 또는 P형 게이트전극과 상기 확산층상에 코발트실리사이드층을 형성하는 단계를 구비하며,상기 코발트실리사이드층 형성단계는,스퍼터링에 의해 반도체기판상에 코발트막을 형성하는 단계;반도체기판에 열처리를 수행하는 단계;상기 반도체기판에 대해, 불활성가스분위기에서, 400℃ 이상 650℃ 미만의 온도로 제 1 급속열처리를 수행하여, 상기 반도체기판을 동일한 감소된 압력분위기에서 2분동안 어닐하는 단계;습식에칭으로 미반응 코발트막만을 선택적으로 제거하는 단계; 및상기 반도체기판에 대해, 불활성가스분위기에서, 650℃이상의 온도로 제 2 급속열처리를 수행하여 상기 N형 또는 P형 게이트전극과 상기 확산층상의 CoSi막을 CoSi2막으로 변환시키는 단계를 구비하는 반도체장치 제조방법.
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- 반도체장치 제조방법에 있어서,반도체기판상에 폴리실리콘 또는 비정질실리콘으로 만들어진 게이트전극층을 형성하는 단계;상기 게이트전극층에 대해 이온주입을 행하는 단계;상기 게이트전극층을 에칭하여 게이트전극을 형성하는 단계;반도체기판에 대해 열처리를 수행하는 열처리단계;상기 게이트전극의 측면상에 사이드월을 형성하는 단계;N형 또는 P형 게이트전극과 확산층을 형성하는 단계; 및상기 N형 또는 P형 게이트전극과 상기 확산층상에 코발트실리사이드층을 형성하는 단계를 구비하며,상기 게이트전극 및 확산층 형성단계에서, 코발트실리사이드층이 균일하게 형성될 수 있게 하는 1×1020atoms/㎤ 보다 높고 1×1022atoms/㎤ 보다 낮은 표면불순물농도를 갖는 N형 또는 P형 게이트전극과 확산층이 형성되며,상기 게이트전극 및 확산층 형성단계까지의 수행에 의해, 상기 게이트전극 및 확산층에는, 1×1015atoms/㎠ ∼ 1×1016atoms/㎠ 범위의 도우즈량으로, N형 불순물로서는 비소가 주입되고 P형 불순물로서는 붕소 및/또는 BF2가 주입되며,상기 코발트실리사이드층 형성단계는,스퍼터링에 의해 반도체기판상에 코발트막을 형성하는 단계;반도체기판에 열처리를 수행하는 단계;상기 반도체기판에 대해, 불활성가스분위기에서, 400℃ 이상 650℃ 미만의 온도로 제 1 급속열처리를 수행하여, 상기 반도체기판을 동일한 감소된 압력분위기에서 2분동안 어닐하는 단계;습식에칭으로 미반응 코발트막만을 선택적으로 제거하는 단계; 및상기 반도체기판에 대해, 불활성가스분위기에서, 650℃이상의 온도로 제 2 급속열처리를 수행하여 상기 N형 또는 P형 게이트전극과 상기 확산층상의 CoSi막을 CoSi2막으로 변환시키는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
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- 제 1 항에 있어서, 상기 코발트실리사이드층은 상기 게이트전극 및 상기 확산층상에서 에피택셜성장되는 것을 특징으로 하는 반도체장치 제조방법.
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