KR20010008505A - 금속 게이트전극을 갖는 트랜지스터의 제조방법 - Google Patents
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Abstract
금속 게이트전극을 갖는 트랜지스터의 제조방법이 개시되어 있다. 본 발명은 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 금속막을 순차적으로 적층하고, 기판의 활성 영역에 적층된 금속막, 도프트 폴리실리콘막을 패터닝하여 게이트전극을 형성하고, 게이트전극에 의해 드러난 활성 영역 표면에 도전형 불순물을 저농도로 주입하여 LDD 영역을 형성하고, SiH4+ NH3화학기상증착공정을 이용하여 게이트전극 상부면과 그 측벽에 산화 금속화합물의 생성을 방지하면서 열응력 완화기능을 갖는 실리콘질화박막(SiNx)을 형성하고, 실리콘질화박막이 형성된 게이트전극 측벽에 절연성의 스페이서를 형성한 후에 스페이서가 형성된 구조물의 기판내에 도전형 불순물을 고농도로 주입하여 소스/드레인 영역을 형성하는 제조 공정을 갖는다. 이에 따라 본 발명은 금속 게이트전극의 스페이서 증착전에 게이트전극 상부 및 그 측벽을 열응력 완화기능을 갖는 전도성의 실리콘질화박막으로 패시베이션 처리하여 금속과 산소간의 급격한 화합물 형성을 억제하므로써 이후 열처리 공정시 금속층과 스페이서에서 발생될 수 있는 블로우업 현상을 최소화하여 안정된 게이트전극 크기를 확보할 수 있다.
Description
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로서, 특히 금속 게이트전극을 갖는 트랜지스터 제조방법에 관한 것이다.
대개 반도체소자의 게이트전극은 도프트 폴리실리콘을 사용하여 도전성을 갖고 있는데, 반도체 장치의 고집적도에 따라 디자인룰이 작아질 경우 폴리실리콘의 높은 비저항으로 인해 면저항이 증가하게 된다. 그러면, 게이트전극의 면저항이 증가하면 집적회로 내에서 신호 전송 시간이 지연되어 소자의 동작속도를 향상시키는데 문제가 된다.
이러한 문제점을 해결하기 위하여, 게이트전극 물질로서 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 안정한 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 고융점 금속을 추가한 금속 게이트전극을 형성하고 있다.
그중에서도 텅스텐을 사용한 금속 게이트는 소자의 고집적화에 따른 신호처리 속도 개선의 측면에서 기존 폴리사이드 게이트전극을 대체하고 있는 실정에 있다.
일반적으로 화학기상증착공정(chemical vapor deposition)에 의하여 증착된 게이트전극내 텅스텐층은 주상정(columnar crystalline) 구조이며 후속 열공정시 이러한 주상정 구조내 결정립계는 반응성 원자의 확산경로로 작용한다. 또한, 텅스텐 증착후의 게이트전극의 패터닝 공정시 발생되는 게이트전극 측벽의 식각 손상은 반응성 원자와 텅스텐사이의의 급격한 화학반응을 촉진한다. 이후 열공정을 진행하면 텅스텐층 측벽 원자와 반응성 원자간의 급격한 화학반응에 의하여 텅스텐 전극의 측벽이 바깥쪽으로 변형되는 블로우업(blow-up) 현상이 발생하게 된다. 이러한 블로우업 현상은 핫 캐리어 효과의 감소와 소스/드레인의 전기적 특성의 개선을 위한 LDD(lightly doped drain) 구조의 게이트전극의 경우 텅스텐층의 측벽이 변형되어 스페이서의 토포로지가 비정상적으로 변형되어 LDD의 불순물 이온 주입 농도 분포가 변화되고 정확한 콘택홀 면적을 확보하는데 어려움이 있었다.
도 1a 및 도 1b는 종래 기술에 의한 금속 게이트 구조의 트랜지스터에서 스페이서의 토포로지 변화에 의해 LDD 내의 이온 주입 농도 변화를 나타낸 단면도들로서, 이때 트랜지스터가 NMOS형일 경우 도면부호 10은 실리콘기판, 12는 게이트산화막, 14는 도프트 폴리실리콘막, 16은 텅스텐막, 17은 n-형 불순물이 주입된 LDD 영역, 18은 스페이서, 20은 n+ 불순물이 주입된 소스/드레인 영역을 나타낸다. 여기서, 16' 및 18'은 블로우업이 발생된 텅스텐막과 스페이서를 나타낸 것이다.
그러므로, 도 1a 및 도 1b에서와 같이 상기 게이트전극(G) 측벽의 식각 손상 및 반응성 원자와 텅스텐사이의의 급격한 화학반응에 의한 블로우업 현상에 의해 스페이서(18)의 증착 토포로지가 비정상적으로 변화되면 LDD(17)와 소스/드레인 영역(20)의 이온주입 교차영역이 지나치게 넓어진다.(도면에서는 △L의 차가 발생함)
도 2a 및 도 2b는 종래 기술에 의한 금속 게이트 구조의 트랜지스터에서 스페이서의 토포로지 변화에 의해 콘택홀 면적 변화를 나타낸 단면도들로서, 그 트랜지스터 구조는 도 1a 및 도 1b와 동일하다.
그러면, 비트라인 및 커패시터 영역을 확보하기 위한 콘택홀 식각시 블로우업이 발생된 텅스텐막(16')과 스페이서(18')에 의해 콘택홀 예정영역(23)이 스페이서(18)의 비정상적인 토포로지를 관통하거나 또는 비정상적인 토포로지가 콘택홀내로 돌출될 경우 콘택홀 면적을 안정되게 확보할 수가 없었다.
한편, 소자의 집적도가 점차 증가됨에 따른 셀로우 정션(shallow junction)의 요구에 따라 LDD 구조의 트랜지스터에서는 급속 열처리 공정이 점차적으로 양산공정으로 이용되는 추세에 있다.
이러한 급속 열처리 공정에서는 금속 게이트 전극과 스페이서 사이의 열팽창 계수의 차이로 인하여 그 계면이 박리될 경우 RC 시간 지연의 특성이 박리 계면의 무한대에 가까운 유전율로 인하여 급격히 증가하여 신호처리 속도가 크게 저하되는 단점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 금속 게이트전극의 스페이서 증착전에 SiH4+ NH3화학기상증착공정을 이용하여 게이트전극 상부 및 그 측벽을 열응력 완화기능을 갖는 전도성의 실리콘질화박막(SiNx)으로 패시베이션 처리함으로써 이후 열처리 공정시 금속층과 스페이서에서 발생될 수 있는 블로우업 현상을 최소화하여 금속과 산소간의 급격한 화합물 형성을 억제하는 금속 게이트전극을 갖는 트랜지스터의 제조방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 기술에 의한 금속 게이트 구조의 트랜지스터에서 스페이서의 토포로지 변화에 의해 LDD 내의 이온 주입 농도 변화를 나타낸 단면도들,
도 2a 및 도 2b는 종래 기술에 의한 금속 게이트 구조의 트랜지스터에서 스페이서의 토포로지 변화에 의해 콘택홀 면적 변화를 나타낸 단면도들,
도 3a 내지 도 3d는 본 발명에 따른 금속 게이트전극을 갖는 트랜지스터의 제조방법을 설명하기 위한 공정순서도,
도 4는 본 발명의 트랜지스터 제조 공정 중에서 금속 게이트전극의 상부 및 그 측벽에 형성된 실리콘질화박막의 제조시 그 열공정을 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명*
100: 실리콘 기판 102: 게이트산화막
104: 도프트 폴리실리콘막 106: 금속막
108: LDD 영역 110: 실리콘질화박막
112: 스페이서 114: 소스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은 활성 영역 및 소자 분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막 및 금속막이 적층된 금속 게이트전극을 갖는 트랜지스터를 형성함에 있어서, 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 금속막을 순차적으로 적층하는 단계와, 기판의 활성 영역에 적층된 금속막, 도프트 폴리실리콘막을 패터닝하여 게이트전극을 형성하는 단계와, 게이트전극에 의해 드러난 활성 영역 표면에 도전형 불순물을 저농도로 주입하여 LDD 영역을 형성하는 단계와, 게이트전극 상부면과 측벽에 산화 금속화합물의 생성을 방지하면서 열응력 완화기능을 갖는 실리콘질화박막을 형성하는 단계와, 실리콘질화박막이 형성된 게이트전극 측벽에 절연성의 스페이서를 형성하는 단계와, 스페이서가 형성된 구조물의 기판내에 도전형 불순물을 고농도로 주입하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 금속 게이트전극을 갖는 트랜지스터의 제조방법을 설명하기 위한 공정순서도이다.
우선, 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100)에 소자의 활성 영역 및 분리 영역을 정의하기 위한 필드산화막(도시하지 않음)을 형성하고, 그 전면에 게이트산화막(102), 도프트 폴리실리콘막(104) 및 금속막으로서 텅스텐(W)(106)을 순차적으로 적층한다. 이때, 게이트산화막(102)은 50∼100Å, 도프트 폴리실리콘막(104)은 500∼1000Å, 텅스텐막(106)은 500∼1000Å의 두께로 하는 것이 바람직하다.
여기서, 도프트 폴리실리콘(104)의 증착은 반응기체로서 SiH4를 이용하며 도펀트로는 PH3가스를 이용한다. SiH4와 PH3의 혼합비는 1.1: 1.5∼1.5:1.8로 한다.
또한, 텅스텐(106)의 증착은 500∼650℃의 온도에서 화학기상증착법을 이용해서 실시하며, 반응기체로서 WF6와 H2를 이용하며 WF6와 H2의 혼합비는 2∼3.5:1∼1.9로 한다. 한편, 텅스텐(106)의 결정구조는 증착온도와 후속 열공정의 온도를 600∼900℃로 조절할 경우 주상정 구조에서 등방정 구조로 변화되기 때문에 그 결정립이 안정된 상태를 가지게 된다.
그 다음, 도 3b에 도시된 바와 같이, 게이트 마스크를 이용한 사진 공정과 플라즈마 건식식각을 이용하여 상기 기판(100)의 활성 영역에 적층된 텅스텐막(106), 도프트 폴리실리콘막(104)을 패터닝하여 게이트전극(G)을 형성하고 게이트전극(G)에 맞추어 게이트산화막(102)을 패터닝한다.
이어서, 게이트전극(G)에 의해 드러난 활성 영역 표면에 도전형 불순물로서 P(Phosphrous)을 저농도로 주입하여 LDD 영역(108)을 형성한다.
계속해서, 도 3c에 도시된 바와 같이, 본 발명에 따라 게이트전극(G) 상부면과 측벽에 산화 금속화합물, 예컨대 WOx의 생성을 방지하면서 열응력 완화기능을 갖는 실리콘질화박막(SiNx)(110)을 형성한다. 이때, 실리콘질화박막(110)의 증착 공정은 SiH4+ NH3를 사용한 450∼550℃ 온도의 화학기상증착공정을 이용하며 10∼30Å의 두께로 형성한다. 상기 증착 공정시 SiH4의 기체 유속량이 20∼40slm, NH3이 40∼65slm로 되도록 한다.
그 다음, 도 3d에 도시된 바와 같이, 실리콘질화박막(110)이 형성된 게이트전극(G) 측벽에 절연성의 스페이서(112)를 약 500∼1500Å 두께 정도로 형성한다. 이때, 스페이서(112)의 제조 공정은 DCS와 N2O 또는 SiH4와 N2O가스를 반응기체로 이용하며 로딩 온도를 250∼300℃로 한 후에 상기 반응기체의 증착온도를 700∼850℃로 한다.
이어서, 스페이서(112)가 형성된 구조물의 기판내에 도전형 불순물로서 As(Arsenic)을 고농도로 주입하여 소스/드레인 영역(114)을 형성하여 본 발명에 의한 트랜지스터를 완성한다.
도 4는 본 발명의 트랜지스터 제조 공정 중에서 금속 게이트전극의 상부 및 그 측벽에 형성된 실리콘질화박막의 제조시 그 열공정을 나타낸 그래프이다.
도 4를 참조하면, 상기 실리콘질화박막(SiNx)의 증착 공정은 초기에 250∼300℃(A구간)로 한 후에 상기 반응기체 SiH4+ NH3의 화학기상증착을 하기 위해 반응 챔버의 온도를 450∼550℃(A'구간)로 승온시켜 해당 온도(B구간)에서 20∼35분간 SiH4+ NH3의 화학기상증착공정을 실시한다. 그 다음 공정은 반응챔버의 온도를 700∼900℃(B'구간)로 승온시켜 해당 온도(C구간)에서 산화 공정을 실시함으로써 스페이서용 절연막 형성을 위한 산화 공정을 진행한다. 그리고, 미설명된 도면부호 C'는 반응챔버의 온도가 700∼900℃에서 다시 감온되는 온도 구간을 나타낸 것이다.
그러므로, 상기한 바와 같은 본 발명의 실시예에 따르면, 텅스텐 게이트전극의 스페이서 공정전에 SiH4+ NH3화학기상증착법을 이용하여 텅스텐 게이트전극의 측벽변형을 억제하기 위한 실리콘질화박막을 형성함으로써 게이트전극 측벽을 ±1∼3% 미만의 단면적 변화율을 확보하여 텅스텐층의 저항균일성을 향상시킨다.
그리고, 본 발명에 의해 추가된 텅스텐 게이트전극과 스페이서 사이의 실리콘질화박막에 의해 스페이서용 절연막 증착공정시 그 토포로지를 완만하게 하여 트랜지스터의 소스/드레인에서 저농도-고농도의 농도 교차점의 변화량 △L을 5∼10Å미만으로 감소시킨다.
또한, 본 발명은 스페이서 공정시 SiH4+ NH3화학기상증착공정에 의해 증착된 실리콘질화박막의 응력완화기능에 의하여 107∼108dyne/㎠이하의 응력을 확보하므로써 열적 및 물리적으로 안정된 금속 게이트전극과 스페이서의 계면을 확보하여 RC 시간지연을 감소시켜 소자의 신호처리 속도를 증가한다.
상기한 바와 같이 본 발명은, 텅스텐 게이트전극의 측벽쪽에 WOx 화합물 생성 억제하기 위하여 스페이서와 맞닿는 게이트전극 측벽에 실리콘질화처리를 하므로써 정상적인 게이트전극의 선폭을 확보하여 균일 단면적을 갖는 금속 게이트전극을 확보한다. 이로 인해 금속 게이트의 저항 균일성을 증가시킬 수 있다.
그리고, 본 발명은 스페이서를 위한 절연막 증착시 토포로지 변화가 배제되므로 LDD구조의 금속 게이트전극 형성시 이온주입농도 분포의 정확도가 높아져 트랜지스터의 전기적 특성이 향상되고 이후, 콘택홀 식각 공정시 콘택홀 면적의 정확도도 높일 수 있는 효과가 있다.
또한, 본 발명은 금속 게이트전극을 전도성의 실리콘질화박막으로 패시베이션 처리하여 스페이서와 금속 게이트전극의 열팽창 계수의 중간값을 갖는 실리콘질화박막의 열응력 완화 기능을 통하여 금속 게이트전극과 스페이서 계면의 박리현상을 방지하므로써 RC 시간지연 감소에 따른 신호처리 속도를 증가시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 활성 영역 및 소자 분리 영역으로 정의된 반도체기판의 활성 영역에 게이트산화막, 도프트 폴리실리콘막 및 금속막이 적층된 금속 게이트전극을 갖는 트랜지스터를 형성함에 있어서,상기 기판 전면에 게이트산화막, 도프트 폴리실리콘막 및 금속막을 순차적으로 적층하는 단계;상기 기판의 활성 영역에 상기 적층된 금속막, 도프트 폴리실리콘막을 패터닝하여 게이트전극을 형성하는 단계;상기 게이트전극에 의해 드러난 활성 영역 표면에 도전형 불순물을 저농도로 주입하여 LDD 영역을 형성하는 단계;상기 게이트전극 상부면과 측벽에 산화 금속화합물의 생성을 방지하면서 열응력 완화기능을 갖는 실리콘질화박막을 형성하는 단계;상기 실리콘질화박막이 형성된 게이트전극 측벽에 절연성의 스페이서를 형성하는 단계; 및상기 스페이서가 형성된 구조물의 기판내에 도전형 불순물을 고농도로 주입하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 실리콘질화박막은 SiH4와 NH3가스를 사용한 화학기상증착공정을 이용하여 450∼550℃의 반응챔버 온도에서 20∼35분간 실시하는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
- 제 2항에 있어서, 상기 화학기상증착공정의 기체 유속량을 조절하기 위하여 SiH4이 20∼40slm, NH3이 40∼65slm이 되도록 하는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 실리콘질화박막의 증착 두께가 10∼30Å인 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 금속막은 티타늄, 텅스텐 및 탄탈륨으로 이루어진 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
Priority Applications (1)
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| KR20010008505A true KR20010008505A (ko) | 2001-02-05 |
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ID=19598641
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| KR (1) | KR20010008505A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447256B1 (ko) * | 2002-06-29 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100845049B1 (ko) * | 2002-06-29 | 2008-07-09 | 주식회사 하이닉스반도체 | 텅스텐 게이트를 갖는 반도체 소자 제조 방법 |
| KR20190114552A (ko) * | 2018-03-30 | 2019-10-10 | 호서대학교 산학협력단 | 박막 트랜지스터 및 그 제조 방법 |
-
1999
- 1999-07-01 KR KR1019990026381A patent/KR20010008505A/ko not_active Application Discontinuation
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