KR101009350B1 - 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법 - Google Patents

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Abstract

본 발명은 플라즈마 도핑시 도펀트의 손실을 방지할 수 있고, 막 내부의 깊이에 따른 도핑농도 균일도를 증대시킬 수 있는 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 제1실리콘막을 형성하는 단계; 상기 제1실리콘막을 결정화시키는 단계; 상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계; 상기 제1 및 제2실리콘막에 불순물을 도핑하는 단계; 상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계를 포함하여, 실리콘막 형성 후, 결정화를 시킴으로써 도펀트들이 분포할 수 있는 노드를 증가시킬 수 있고, 막 내 깊이에 따른 도핑농도의 균일도를 증대시킬 수 있으며, 플라즈마 도핑시 부산물 증착막을 감소시켜 도펀트의 손실을 감소시킬 수 있고, 실리콘막과 기판 계면에서의 도핑농도를 증가시켜 플라즈마 도핑시 도펀트의 손실 때문에 야기되는 전기적 특성의 열화현상을 방지할 수 있는 효과가 있다.
실리콘, 결정화, 듀얼-폴리

Description

폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법{METHOD FOR DOPING IN POLY SILICON AND METHOD FOR FABRICATING DUAL POLY GATE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법에 관한 것이다.
잘 알려진 바와 같이, DRAM의 주변회로에서 NMOS트랜지스터의 게이트는 N형 폴리실리콘으로, PMOS트랜지스터의 게이트는 P형 폴리실리콘으로 형성하는 듀얼-폴리 게이트를 작용하고 있다. 종래에 NMOS와 PMOS의 게이트를 모두 N형 폴리실리콘을 형성하였던 것과 달리, PMOS트랜지스터의 게이트를 P형 폴리실리콘으로 형성함으로써, 표면채널(Surfae Channel)이 형성되어 단채널효과(Short Channel Effect)의 감소, 동일한 문턱전압(Vt)에 대하여 드레인 포화전류(Idsat)의 개선, 서브문턱전압(Sub Threshold Slop)의 개선 및 DIBL(Drain Induced Barrier Lowering)이 개선되는 장점이 있다. 또한, 데이타 보유시간(Retention Time)의 향상, 저파워(Low Power) 및 고성능(High Performance)을 갖는 DRAM소자를 형성할 수 있다.
한편, 듀얼-폴리 게이트를 적용함에 있어서, 셀 영역이 리세스 게이트(Recess Gate)로 형성되는 경우 셀 영역의 NMOS트랜지스터 게이트 폴리실리콘에 대하여 N형 불순물을 균일하게 도핑해야 한다. 이를 위해, 소자를 구성하는 NMOS 및 PMOS의 게이트를 형성할 때, N형 폴리실리콘을 형성한 후 PMOS트랜지스터의 게이트 폴리실리콘에만 P형 불순물을 도핑하여 P형 폴리실리콘으로 변환(Converted) 시키는 카운터 도핑(Conter Doping)공정이 적용되고 있다.
이러한, 카운터 도핑을 적용하는 경우 불순물의 도핑농도가 적어도 4.0×1020atms/㎤ 이상이 되어야 한다. 그런데, 기존의 빔라인 이온주입(Beam-Line Implant)으로 이러한 고농도의 도핑(High-Doping)을 적용하면 양산성 측면에 문제가 있다. 따라서, 현재 플라즈마 도핑(Plasma Doping) 방식으로 불순물을 도핑하여 P형 폴리실리콘을 형성하고 있다.
그러나, 플라즈마 도핑은 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용한 도핑방법으로 불순물의 도핑과 더불어 부산물 증착막(Deposition Layer)이 폴리실리콘 상에 형성될 뿐 아니라, 폴리실리콘 표면에 대부분의 도펀트가 도핑되는 프로파일을 갖는다. 따라서, 불순물 도핑을 위한 이온주입 배리어의 제거 및 세정공정에 의해 70％∼80％의 도펀트 손실을 야기하는 문제점이 있다. 뿐만 아니라, 폴리실리콘 표면에 대부분의 도펀트가 도핑되는 특성으로 인해 후속 열처리 후에도 폴리실리콘 막 내 확산(Inter Diffusion)이 빔라인 이온 주입보다 적게되어 폴리실리콘과 게이트산화막 계면에 불순물의 농도가 낮고, 이로 인해 소자의 전기적 특성이 열화되는 문제점이 있다.
도 1은 빔라인이온주입과 플라즈마도핑을 비교하기 위한 그래프이다.
도 1을 참조하면, 빔라인이온주입과 플라즈마도핑을 이용한 불순물 도핑 후 보론농도를 비교하면, 빔라인이온주입에 비하여 플라즈마도핑시의 보론농도가 표면쪽에 높게 집중되어 있다.
또한, 빔라인이온주입의 경우 일정깊이까지 보론농도가 균일한데 반해, 플라즈마도핑의 경우 보론농도가 표면쪽에 집중되고, 깊이가 깊어질수록 급격히 떨어진다. 표면 쪽에 집중된 도펀트는 후속 세정공정 등에 의해 제거되며, 이로인해 후속 불순물 활성화시에도 막 내 확산이 적게된다. 따라서, 소자의 전기적 특성이 열화되는 문제점이 있다.
도 2는 플라즈마도핑 후를 나타내는 TEM사진이다.
도 2를 참조하면, 폴리실리콘 상에 부산물 증착막이 형성되어 있다. 부산물 증착막은 플라즈마도핑의 특성상 폴리실리콘의 표면에 형성되며, 플라즈마도핑시 도핑되는 대부분의 도펀트가 포함된다. 부산물 증착막은 후속 세정공정 등에 의해 제거되며, 이에 따라 70％∼80％의 도펀트 손실이 야기된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마 도핑시 도펀트의 손실을 방지할 수 있는 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법을 제공하는데 그 목적이 있다.
또 다른 목적으로는, 막 내부의 깊이에 따른 도핑농도 균일도를 증대시킬 수 있는 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 폴리실리콘 도핑방법은 기판 상에 제1실리콘막을 형성하는 단계; 상기 제1실리콘막을 결정화시키는 단계; 상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계; 상기 제1 및 제2실리콘막에 불순물을 도핑하는 단계; 상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 한다.
특히, 제1실리콘막의 두께는 상기 제2실리콘막의 두께 대비 20％∼50％인 것을 특징으로 한다.
또한, 상기 제1실리콘막은 100Å∼500Å의 두께를 갖는 것을 특징으로 한다.
또한, 상기 제1실리콘막은 비정질 또는 비정질과 결정질이 혼합된 것을 특징으로 한다.
또한, 상기 제1실리콘막을 결정화시키는 단계는, 열처리로 진행하고, 상기 열처리는 컨벤셔널 급속열처리를 포함하는 것을 특징으로 한다.
또한, 상기 열처리는 850℃∼1050℃의 온도에서 20∼100℃/sec의 랩프업 속도로 실시하는 것을 특징으로 한다.
또한, 상기 제2실리콘막은 500Å∼1000Å의 두께인 것을 특징으로 한다.
또한, 상기 제2실리콘막은 비정질, 결정질 또는 이들의 혼합형태를 포함하는 것을 특징으로 한다.
또한, 상기 불순물을 활성화시키는 단계는, 열처리로 진행하는 것을 특징으로 한다.
또한, 상기 열처리는, 스파이크 급속열처리, 컨벤셔널 급속열처리, 플래쉬 어닐 및 레이저 어닐로 이루어진 그룹 중에서 선택된 어느 하나의 열처리를 포함하는 것을 특징으로 한다.
또한, 상기 스파이크 급속열처리는 950℃∼1200℃의 온도에서 100∼300℃/sec의 랩프업 속도로 진행하는 것을 특징으로 한다.
또한, 상기 컨벤셔널 급속열처리는 850℃∼1050℃의 온도로 20∼100℃/sec의 랩프업 속도로 실시하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 듀얼-폴리 게이트 제조방법은 NMOS영역 및 PMOS영역을 갖는 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1실리콘막을 형성하는 단계; 상기 제1실리콘막을 결정화시키는 단계; 상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계; 상기 제2실리콘막 상에 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 이온주입 배리어로 상기 PMOS영역의 상기 제1 및 제2실리콘막에 불순물을 도핑하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계; 상기 제1 및 제2실리콘막을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 제1실리콘막의 두께는 상기 제2실리콘막의 두께 대비 20％∼50％인 것을 특징으로 한다.
또한, 상기 제1실리콘막은 비정질 또는 비정질과 결정질이 혼합된 것을 특징으로 한다.
또한, 상기 제1실리콘막을 결정화시키는 단계는, 열처리로 진행하는 것을 특징으로 한다.
또한 상기 제2실리콘막은 비정질, 결정질 또는 이들의 혼합형태를 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2실리콘막은 N형 불순물이 도핑된 실리콘막으로 형성하는 것을 특징으로 한다.
또한, 상기 불순물을 활성화시키는 단계는, 열처리로 진행하는 것을 특징으로 한다.
상술한 본 발명에 의한 플라즈마 도핑방법 및 이를 이용한 듀얼-폴리 게이트 제조방법은 실리콘막 형성 후, 결정화를 시킴으로써 도펀트들이 분포할 수 있는 노드를 증가시킬 수 있는 효과가 있다.
따라서, 막 내 깊이에 따른 도핑농도의 균일도를 증대시킬 수 있는 효과가 있다.
또한, 플라즈마 도핑시 부산물 증착막을 감소시켜 도펀트의 손실을 감소시킬 수 있는 효과가 있다.
또한, 실리콘막과 기판 계면에서의 도핑농도를 증가시켜 플라즈마 도핑시 도펀트의 손실 때문에 야기되는 전기적 특성의 열화현상을 방지할 수 있는 효과가 있다.
따라서, 단채널효과(Short Channel Effect)의 감소, 동일한 문턱전압(Vt)에 대하여 드레인 포화전류(Idsat)의 개선, 서브문턱전압(Sub Threshold Slop)의 개선 및 DIBL(Drain Induced Barrier Lowering)을 개선할 수 있는 효과가 있다.
또한, 듀얼-폴리 게이트를 형성함으로써 N+ 폴리실리콘 게이트에 비하여 데이타 보유시간(Retention Time)의 향상, 저파워(Low Power) 및 고성능(High Performance)을 갖는 DRAM소자를 형성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 플라즈마 도핑(Plasma Doping)시 도핑 프로파일(Doping Profile)을 개선할 수 있는 방법으로 실리콘막을 2번에 나누어 형성하되, 제1실리콘막을 형성한 후 열처리 공정을 진행하여 결정화를 시켜 플라즈마 도핑시 막 내 깊이에 따른 도핑농도의 균일도를 증대시키고, 폴리실리콘막과 게이트산화막 계면에서의 도핑농도를 증가시키고, 폴리실리콘막의 막 내에 도핑농도의 증가로 폴리실리콘막의 표면에 형성되는 부산물 증착막을 감소시켜 결과적으로 도핑시 사용된 이온주입 배리어의 제거 및 세정공정에 의한 도펀트의 손실을 감소시키기 위한 것이다.
도 3a 내지 도 3d는 본 발명의 실시예에 의한 폴리실리콘 도핑방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(11) 상에 제1실리콘막(12)을 형성한다. 제1실리콘막(12)은 비정질 또는 비정질과 결정질이 혼합된 형태일 수 있다. 또한, 제1실리콘막(12)은 그 두께가 후속 제2실리콘막의 두께 대비 20％∼50％가 되도록 형성할 수 있다. 이는, 제1실리콘막(12)이 너무 얇은 경우 막 내 불순물의 도핑분포에 미치는 영향이 미미하며, 제1실리콘막(12)이 너무 두꺼운 경우 기판(11)에 불순물이 침투하는 폴리공핍현상이 나타날 수 있기 때문이다. 예컨대, 제1실리콘막(12)은 100Å∼500Å의 두께로 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 제1실리콘막(12A)을 결정화시킨다. 제1실리콘막(12A)을 결정화시키기 위해 열처리를 진행할 수 있다. 제1실리콘막(12A)이 비정 질 또는 비정질과 결정질이 혼합된 형태이기 때문에 열처리를 진행하여, 제1실리콘막(12A)을 결정화시킴으로써 결정입계(Grain Boundary)의 수를 증가시킬 수 있다. 제1실리콘막(12A)이 결정화되면, 후속 불순물 도핑(Doping)시 도펀트(Dopant)들이 분포할 수 있는 노드가 증가하여 막 내의 도핑분포가 원활히 일어날 수 있다. 즉, 막 내부의 깊이(Depth)에 따른 도핑농도의 균일도를 증대시킬 수 있다.
제1실리콘막(12A)을 결정화시키기 위한 열처리는 컨벤셔널 급속열처리(Conventional Rapid Thermal Annealing)를 포함할 수 있다. 컨벤셔널 급속열처리는 랩프업 속도 20℃∼100℃/sec로, 850℃∼1050℃의 온도에서 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1실리콘막(12A) 상에 제2실리콘막(13)을 형성한다. 제2실리콘막(13)은 비정질, 결정질 또는 이들이 혼합된 형태일 수 있다. 제2실리콘막(13)은 예컨대 500Å∼1000Å의 두께로 형성할 수 있다.
이어서, 제1실리콘막(12A) 및 제2실리콘막(13)에 불순물을 도핑한다. 불순물의 도핑은 플라즈마 도핑(Plasma Doping)으로 실시할 수 있다.
이때, 제1실리콘막(12A)은 도 3b에서 결정화되어 도펀트들이 분포할 수 있는 노드가 증가됨으로써 결정화되지 않았을 때보다 더 많은 도펀트를 포함할 수 있다. 즉, 도펀트들이 제2실리콘막(13)의 표면 쪽에만 집중되지 않고, 제1실리콘막(12A)까지 분포함으로써 막 내의 깊이에 따른 도핑농도의 균일도가 증대될 수 있다. 또한, 제1실리콘막(12A)과 기판(11) 사이의 도핑농도를 증가시킬 수 있다. 이에 대하여는 도 5에서 자세히 설명하기로 한다.
제1실리콘막(12A)에 더 많은 도펀트가 분포되었다는 것은, 막 내에 불순물의 양이 많아 졌음을 의미하며 이는, 제2실리콘막(13)의 표면에 형성되는 부산물 증착막의 두께가 감소됨을 의미한다. 즉, 동일한 양의 불순물을 도핑하더라도 막 내에 도핑되는 불순물의 양이 많아지기 때문에 상대적으로 표면 상에 잔류하는 불순물이 감소하여 결과적으로 부산물 증착막의 두께가 감소되는 것이다.
따라서, 후속 세정공정 등에 의한 도펀트의 손실이 감소된다. 즉, 제1실리콘막(12A)의 결정화로 인해 제1 및 제2실리콘막(12A, 13) 내에 도핑된 불순물의 양이 많아 졌기 때문에, 부산물 증착막이 세정공정에 의해 제거되어도 도펀트의 손실이 감소된다.
도 3d에 도시된 바와 같이, 제1 및 제2실리콘막(12A, 13)의 막 내에 도핑된 불순물을 활성화시킨다. 불순물의 활성화를 위해 열처리를 진행할 수 있다.
열처리는 급속열처리(Rapid Thermal Annealing)로 실시할 수 있다. 급속열처리는 예컨대 스파이크 급속열처리(Spike RTA) ,컨벤셔널 급속열처리, 플래쉬 어닐(Flash Anneal) 및 레이져 어닐(laser Anneal)로 이루어진 그룹 중에서 선택된 어느 하나의 열처리를 포함할 수 있다. 스파이크 급속열처리의 경우, 950℃∼1200℃의 온도에서 100∼300℃/sec의 랩프업 속도로 진행할 수 있으며, 컨벤셔널 급속열처리의 경우 850℃∼1050℃의 온도에서 20∼100℃/sec의 랩프업 속도로 진행할 수 있다.
열처리를 통해 제1 및 제2실리콘막(12A, 13) 내에 도핑된 불순물이 활성화되어 막 내의 깊이에 따른 도핑농도를 더욱 증대시킬 수 있으며, 따라서 제1실리콘막(12A)과 기판(11) 사이 계면의 도핑농도 역시 증가된다.
도 4a 내지 도 4e는 본 발명의 실시예에 의한 듀얼-폴리 게이트 제조방법을 설명하기 위한 공정 단면도이다.
반도체 소자는 셀영역과 주변(회로)영역을 갖는다. 셀영역에는 NMOS트랜지스터가 형성된다. 주변영역에는 NMOS 및 PMOS트랜지스터가 형성된다. 설명의 편의를 위해, 본 발명에서는 주변영역에서 NMOS트랜지스터가 형성되는 지역을 NMOS영역이라고 하고, PMOS트랜지스터가 형성되는 지역을 PMOS영역이라고 가정하여 설명하기로 한다.
도 4a에 도시된 바와 같이, 기판(21)의 셀영역에 리세스패턴(22)을 형성한다. 리세스패턴(22)은 기판(21) 상에 마스크패턴을 형성하고, 마스크패턴으로 기판(21)을 일부두께 식각하여 형성할 수 있다. 본 발명에서는 'U'자형의 리세스패턴(22)을 도시하였으나, 'U'자형 외에 벌브형 등의 다각형 형태를 갖는 리세스패턴(22)을 모두 포함할 수 있다. 리세스패턴(22)을 형성함으로써 게이트 채널길이(Gate Channel Length)를 증가시켜 리프레시 특성을 향상시킬 수 있다.
이어서, 리세스패턴(22)을 포함하는 기판(21) 상에 산화막(23A)을 형성한다. 여기서, 산화막(23A)은 게이트절연막으로 사용하기 위한 것으로, 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
이어서, 산화막(23A)에 질화처리를 실시하여 산화막(23A)의 일부를 산화질화막(23B)으로 바꾼다. 산화질화막(23B)은 산화막(23A)과 함께 게이트절연막 역할을 하고 또한, 후속 듀얼-폴리 게이트를 형성하기 위한 P형 불순물 이온주입 후 활성화공정에서 기판(21)으로 보론이 침투(Boron Penetration)되는 것을 억제하기 위한 것으로, 퍼니스(Furnace), 플라즈마 질화공정(Plasma Nitration) 및 급속 열공정(Rapid Thermal Processing)의 그룹 중에서 선택된 어느 한 방법으로 실시할 수 있다.
특히, 플라즈마 질화공정은 질소(N2) 및 아르곤(Ar)을 이용한 플라즈마 가스를 사용하여 100℃∼700℃의 온도에서 실시할 수 있다. 또한, 급속 열공정은 암모니아(NH3)가스를 사용하여 600℃∼1000℃의 온도에서 실시할 수 있다.
위와 같이, 산화막(23A) 및 질화처리를 통해 형성된 산화질화막(23B)은 후속 폴리실리콘 게이트에서의 보론 침투를 방지할 수 있는 게이트절연막으로 사용된다.
이하, 산화막(23A) 및 산화질화막(23B)을 "게이트절연막(23)"이라고 한다.
도 4b에 도시된 바와 같이, 게이트절연막(23) 상에 제1실리콘막(24)을 형성한다. 제1실리콘막(24)은 비정질 또는 비정질과 결정질이 혼합된 형태일 수 있다. 또한, 제1실리콘막(24)은 그 두께가 후속 제2실리콘막의 두께 대비 20％∼50％가 되도록 형성할 수 있다. 이는, 제1실리콘막(24)이 너무 얇은 경우 막 내 불순물의 도핑분포에 미치는 영향이 미미하며, 제1실리콘막(24)이 너무 두꺼운 경우 기판(21)에 불순물이 침투하는 폴리공핍현상이 나타날 수 있기 때문이다. 예컨대, 제1실리콘막(24)은 100Å∼500Å의 두께로 형성하는 것이 바람직하다.
특히, 제1실리콘막(24)은 인시튜(In-Situ)로 N형 불순물이 도핑된 실리콘막으로 형성할 수 있다. 이는, 실리콘막을 형성한 후 불순물을 도핑하면 셀영역에 형성된 리세스패턴(22)의 깊이에 의해 리세스패턴(22)에 매립된 실리콘막에는 균일한 농도의 불순물을 도핑하기 어렵기 때문이다.
도 4c에 도시된 바와 같이, 제1실리콘막(24A)을 결정화시킨다. 제1실리콘막(24A)을 결정화시키기 위해서 열처리를 진행할 수 있다. 제1실리콘막(24A)이 비정질 또는 비정질과 결정질이 혼합된 형태이기 때문에 열처리를 진행하여, 제1실리콘막(24A)을 결정화시킴으로써 결정입계(Grain Boundary)의 수를 증가시킬 수 있다. 제1실리콘막(24A)이 결정화되면, 후속 불순물 도핑(Doping)시 도펀트(Dopant)들이 분포할 수 있는 노드가 증가하여 막 내의 도핑분포가 원활히 일어날 수 있다. 즉, 막 내부의 깊이(Depth)에 따른 도핑농도의 균일도를 증대시킬 수 있다.
제1실리콘막(24A)을 결정화시키기 위한 열처리는 컨벤셔널 급속열처리(Conventional Rapid Thermal Annealing)를 포함할 수 있다. 컨벤셔널 급속열처리는 랩프업 속도 20℃∼100℃/sec로, 850℃∼1050℃의 온도에서 실시할 수 있다.
도 4d에 도시된 바와 같이, 제1실리콘막(24A) 상에 제2실리콘막(25)을 형성한다. 제2실리콘막(25)은 비정질, 결정질 또는 이들이 혼합된 형태일 수 있다. 제2실리콘막(25)은 예컨대 500Å∼1000Å의 두께로 형성할 수 있다. 또한, 제2실리콘막(25)은 인시튜(In-Situ)로 N형 불순물이 도핑된 실리콘막일 수 있다.
이어서, 제2실리콘막(25) 상에 주변영역의 PMOS영역을 오픈시키는 감광막패턴(26)을 형성한다. 감광막패턴(26)은 제2실리콘막(25) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 주변영역의 PMOS영역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 감광막패턴(26)을 이온주입 배리어로 제1실리콘막(24A) 및 제2실리 콘막(25)에 P형 불순물을 도핑한다. 불순물의 제1 및 제2실리콘막(24A, 25)의 도전형의 변환을 위해 카운터 도핑(Counter Doping)으로 실시할 수 있다. 카운터 도핑은 양산성을 확보하기 위해 플라즈마 도핑(Plasma Doping)으로 실시할 수 있다. N형 불순물이 도핑된 제1 및 제2실리콘막(24A, 25)의 도전형을 변환시키기 위해 P형 불순물을 사용하여 플라즈마 도핑을 진행할 수 있다. 이때, P형 불순물은 보론(Boron)을 포함할 수 있고, 이를 위한 소스가스는 BF3, B2H6 또는 BF3/B2H6의 혼합가스 중에서 선택된 어느 하나의 단독 또는 혼합가스를 포함할 수 있다.
플라즈마 도핑시, 제1실리콘막(24A)은 도 4b에서 결정화되어 도펀트들이 분포할 수 있는 노드가 증가됨으로써 결정화되지 않았을 때보다 더 많은 도펀트를 포함할 수 있다. 즉, 도펀트들이 제2실리콘막(25)의 표면 쪽에만 집중되지 않고, 제1실리콘막(24A)까지 분포함으로써 막 내의 깊이에 따른 도핑농도의 균일도가 증대될 수 있다. 또한, 제1실리콘막(24A)과 게이트절연막(23) 사이에 도핑농도를 증가시킬 수 있다. 이에 대하여는 도 5에서 자세히 설명하기로 한다.
제1실리콘막(24A)에 더 많은 도펀트가 분포되었다는 것은, 막 내에 불순물의 양이 많아 졌음을 의미하며 이는, 제2실리콘막(25)의 표면에 형성되는 부산물 증착막의 두께가 감소됨을 의미한다. 즉, 동일한 양의 불순물을 도핑하더라도 막 내에 도핑되는 불순물의 양이 많아지기 때문에 상대적으로 표면 상에 잔류하는 불순물이 감소하여 결과적으로 부산물 증착막의 두께가 감소되는 것이다.
따라서, 후속 세정공정 등에 의한 도펀트의 손실이 감소된다. 즉, 제1실리콘 막(24A)을 결정화 함으로써 제1 및 제2실리콘막(24A, 25) 내에 도핑된 불순물의 양이 많아 졌기 때문에, 부산물 증착막이 세정공정에 의해 제거되어도 도펀트의 손실이 감소된다.
또한, 제1실리콘막(24A)에 도핑되는 불순물의 양이 많아짐에 따라 게이트절연막(23)과의 계면에도 보론의 농도가 증가하게 되고, 이로 인해 전기적 특성의 열화를 방지할 수 있다.
이하, P형 불순물이 도핑된 제1실리콘막(24A)은 'P형 제1실리콘막(24B)', P형 불순물이 도핑된 제2실리콘막(25)은 'P형 제2실리콘막(25A)'이라고 한다.
도 4e에 도시된 바와 같이, 감광막패턴(26)을 제거한다. 감광막패턴(26)은 건식식각으로 제거할 수 있고, 건식식각은 산소 스트립공정으로 진행할 수 있다. 감광막패턴(26) 제거 후 세정공정을 진행할 수 있다.
감광막패턴(26)의 제거 및 세정공정에 의해 P형 제2실리콘막(25A)의 표면에 형성된 부산물 증착막이 손실될 수 있으나, 도 4b 내지 도 4d에서 막 내 불순물의 도핑농도를 증가시키고, 부산물 증착층을 감소시킴으로써 부산물 증착막의 손실로 인한 도펀트의 손실을 최소화 할 수 있다.
이어서, P형 제1 및 제2실리콘막(24B, 25A)의 막 내에 도핑된 불순물을 활성화시킨다. 불순물의 활성화를 위해 열처리를 진행할 수 있다.
열처리는 급속열처리로 실시할 수 있다. 급속열처리는 예컨대 스파이크 급속열처리(Spike RTA) ,컨벤셔널 급속열처리, 플래쉬 어닐(Flash Anneal) 및 레이져 어닐(laser Anneal)로 이루어진 그룹 중에서 선택된 어느 하나의 열처리를 포함할 수 있다. 스파이크 급속열처리의 경우, 950℃∼1200℃의 온도에서 100∼300℃/sec의 랩프업 속도로 진행할 수 있으며, 컨벤셔널 급속열처리의 경우 850℃∼1050℃의 온도에서 20∼100℃/sec의 랩프업 속도로 진행할 수 있다.
열처리를 통해 P형 제1 및 제2실리콘막(24B, 25A) 내에 도핑된 불순물이 활성화되어 막 내의 깊이에 따른 도핑농도를 더욱 증대시킬 수 있으며, 따라서 실리콘막과 기판 사이의 계면에 도핑농도 역시 증가된다.
도 4f에 도시된 바와 같이, 제2실리콘막(25, 25A) 상에 금속계 도전막(27)과 하드마스크막(28)을 적층한다. 금속계 도전막(27)은 텅스텐막(Ｗ)과 텅스텐질화막(ＷN)의 적층구조로 형성되거나, 텅스텐실리사이드막을 포함할 수 있다. 텅스텐막과 텅스텐질화막의 적층구조를 형성하는 경우, 텅스텐막은 300Å∼1800Å의 두께, 텅스텐질화막은 20Å∼300Å의 두께로 형성할 수 있고, 텅스텐실리사이드막으로 형성하는 경우 700Å∼2500Å의 두께로 형성할 수 있다.
하드마스크막(28)은 게이트패터닝시 하부막을 식각하기 위한 식각배리어 및 후속 랜딩 플러그콘택을 위한 자기정렬콘택시 게이트전극을 보호하기 위한 것으로, 질화막으로 형성하거나, 질화막 상에 하드마스크용 텅스텐막을 추가로 형성할 수 있다. 이때, 질화막은 1500Å∼4500Å의 두께로 형성할 수 있고, 하드마스크용 텅스텐막은 100Å∼1500Å의 두께로 형성할 수 있다.
도 4g에 도시된 바와 같이, 패터닝을 실시하여 게이트패턴을 형성한다. 패터닝을 위해 하드마스크막(28) 상에 감광막을 코팅하고 노광 및 현상으로 게이트패턴 영역이 정의되도록 패터닝한 후 식각할 수 있다.
따라서, NMOS영역에는 N형 폴리실리콘전극(PG1), 금속계 전극(27A)과 게이트하드마스크(28A)가 적층된 게이트패턴이, PMOS영역에는 P형 폴리실리콘전극(PG2), 금속계 전극(27A)과 게이트하드마스크(28A)가 적층된 게이트패턴이 형성된다.
도 5는 폴리실리콘의 형성방법에 따른 막내 불순물의 도핑정도를 나타내는 그래프이다.
도 5에 도시된 바와 같이, 제1열처리를 통해 결정립의 크기가 커진 제1폴리실리콘의 경우 폴리실리콘과 게이트절연막의 경계면에서 보론의 농도가 크게 증가한 것을 알 수 있다.
위와 같이, 예정된 폴리실리콘막 두께의 50％ 이내로 제1폴리실리콘막을 형성한 후 제1열처리를 통해 결정립의 크기를 크게 바꾸고, 제2폴리실리콘막을 형성한 후 불순물 도핑을 실시함으로써, 폴리실리콘막과 게이트절연막 계면의 보론의 농도를 증가시킬 수 있다.
또한, 계면에서의 불순물의 농도 증가로 플라즈마 도핑시 도펀트의 손실 때문에 야기되는 전기적 특성의 열화현상을 막을 수 있고, 단채널효과(Short Channel Effect) 감소 및 동일한 문턱전압(Vt)에 대한 포화전류(Idsat)의 개선, 서브문턱전압(Sub Threshold Slop) 개선 및 DIBL(Drain Induced Barrier Lowering)을 개선할 수 있다. 그리고, 듀얼-폴리 게이트를 형성함으로써, N+ 폴리실리콘 게이트에 비하여 보유시간(Retention time)이 향상될 뿐만 아니라, 저전력 및 고 성능(Low Power and High Performance)을 가진 DRAM소자를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 빔라인이온주입과 플라즈마도핑을 비교하기 위한 그래프,
도 2는 플라즈마도핑 후를 나타내는 TEM사진,
도 3a 내지 도 3d는 본 발명의 실시예에 의한 폴리 도핑방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4g는 본 발명의 실시예에 의한 듀얼-폴리 게이트 제조방법을 설명하기 위한 공정 단면도,
도 5는 폴리실리콘의 형성방법에 따른 막내 불순물의 도핑정도를 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 제1실리콘막
13 : 제2실리콘막

Claims (32)

  1. 기판 상에 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막을 결정화시키는 단계;
    상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계;
    상기 제1 및 제2실리콘막에 불순물을 플라즈마 도핑하는 단계;
    상기 플라즈마 도핑시 발생된 불순물층을 세정하여 제거하는 단계; 및
    상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계;
    를 포함하는 폴리실리콘 도핑방법.
  2. 제1항에 있어서,
    상기 제1실리콘막의 두께는 상기 제2실리콘막의 두께 대비 20％∼50％인 폴리실리콘 도핑방법.
  3. 제2항에 있어서,
    상기 제1실리콘막은 100Å∼500Å의 두께를 갖는 폴리실리콘 도핑방법.
  4. 제1항에 있어서,
    상기 제1실리콘막은 비정질 또는 비정질과 결정질이 혼합된 폴리실리콘 도핑방법.
  5. 제1항에 있어서,
    상기 제1실리콘막을 결정화시키는 단계는,
    열처리로 진행하는 폴리실리콘 도핑방법.
  6. 제5항에 있어서,
    상기 열처리는 컨벤셔널 급속열처리를 포함하는 폴리실리콘 도핑방법.
  7. 제6항에 있어서,
    상기 열처리는 850℃∼1050℃의 온도에서 20∼100℃/sec의 랩프업 속도로 실시하는 폴리실리콘 도핑방법.
  8. 제2항에 있어서,
    상기 제2실리콘막은 500Å∼1000Å의 두께인 폴리실리콘 도핑방법.
  9. 제2항에 있어서,
    상기 제2실리콘막은 비정질, 결정질 또는 이들의 혼합형태를 포함하는 폴리실리콘 도핑방법.
  10. 제1항에 있어서,
    상기 불순물을 활성화시키는 단계는,
    열처리로 진행하는 폴리실리콘 도핑방법.
  11. 제10항에 있어서,
    상기 열처리는,
    스파이크 급속열처리, 컨벤셔널 급속열처리, 플래쉬 어닐 및 레이저 어닐로 이루어진 그룹 중에서 선택된 어느 하나의 열처리를 포함하는 폴리실리콘 도핑방법.
  12. 제11항에 있어서,
    상기 스파이크 급속열처리는 950℃∼1200℃의 온도에서 100∼300℃/sec의 랩 프업 속도로 진행하는 폴리실리콘 도핑방법.
  13. 제11항에 있어서,
    상기 컨벤셔널 급속열처리는 850℃∼1050℃의 온도로 20∼100℃/sec의 랩프업 속도로 실시하는 폴리실리콘 도핑방법.
  14. NMOS영역 및 PMOS영역을 갖는 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막을 결정화시키는 단계;
    상기 제1실리콘막 상에 제2실리콘막을 형성하는 단계;
    상기 제2실리콘막 상에 상기 PMOS영역을 오픈시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 이온주입 배리어로 상기 PMOS영역의 상기 제1 및 제2실리콘막에 불순물을 플라즈마 도핑하는 단계;
    상기 감광막패턴과 상기 플라즈마 도핑시 발생된 불순물층을 제거하는 단계;
    상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계; 및
    상기 제1 및 제2실리콘막을 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 듀얼-폴리 게이트 제조방법.
  15. 제14항에 있어서,
    상기 제1실리콘막의 두께는 상기 제2실리콘막의 두께 대비 20％∼50％인 듀얼-폴리 게이트 제조방법.
  16. 제14항에 있어서,
    상기 제1실리콘막은 100Å∼500Å의 두께를 갖는 듀얼-폴리 게이트 제조방법.
  17. 제14항에 있어서,
    상기 제1실리콘막은 비정질 또는 비정질과 결정질이 혼합된 듀얼-폴리 게이트 제조방법.
  18. 제14항에 있어서,
    상기 제1실리콘막을 결정화시키는 단계는,
    열처리로 진행하는 듀얼-폴리 게이트 제조방법.
  19. 제18항에 있어서,
    상기 열처리는 컨벤셔널 급속열처리를 실시하는 듀얼-폴리 게이트 제조방법.
  20. 제19항에 있어서,
    상기 열처리는 850℃∼1050℃의 온도로 랩프업 속도는 20∼100℃/sec의 속도로 실시하는 듀얼-폴리 게이트 제조방법.
  21. 제14항에 있어서,
    상기 제2실리콘막은 500Å∼1000Å의 두께인 듀얼-폴리 게이트 제조방법.
  22. 제15항에 있어서,
    상기 제2실리콘막은 비정질, 결정질 또는 이들의 혼합형태를 포함하는 듀얼-폴리 게이트 제조방법.
  23. 제14항에 있어서,
    상기 제1 및 제2실리콘막은 N형 불순물이 도핑된 실리콘막으로 형성하는 듀얼-폴리 게이트 제조방법.
  24. 제14항에 있어서,
    상기 불순물의 도핑시 P형 불순물을 도핑하는 듀얼-폴리 게이트 제조방법.
  25. 제14항에 있어서,
    상기 불순물을 활성화시키는 단계는,
    열처리로 진행하는 듀얼-폴리 게이트 제조방법.
  26. 제25항에 있어서,
    상기 열처리는 스파이크 급속열처리, 컨벤셔널 급속열처리, 플래쉬 어닐 및 레이저 어닐로 이루어진 그룹 중에서 선택된 어느 하나의 열처리인 듀얼-폴리 게이트 제조방법.
  27. 제26항에 있어서,
    상기 스파이크 급속열처리는 950℃∼1200℃의 온도에서 100∼300℃/sec의 랩프업 속도로 진행하는 듀얼-폴리 게이트 제조방법.
  28. 제26항에 있어서,
    상기 컨벤셔널 급속열처리는 850℃∼1050℃의 온도로 20∼100℃/sec의 랩프업 속도로 실시하는 듀얼-폴리 게이트 제조방법.
  29. 제14항에 있어서,
    상기 활성화시키는 단계 후,
    상기 제1 및 제2실리콘막 상에 금속계 도전층 및 하드마스크층을 적층하는 단계를 더 포함하는 듀얼-폴리 게이트 제조방법.
  30. 제29항에 있어서,
    상기 금속계 도전층은 텅스텐질화막과 텅스텐막의 적층 또는 텅스텐실리사이드막인 듀얼-폴리 게이트 제조방법.
  31. 기판 상에 N형 불순물이 인시튜 도핑된 제1실리콘막을 형성하는 단계;
    상기 제1실리콘막을 결정화시키는 단계;
    상기 제1실리콘막 상에 N형 불순물이 인시튜 도핑된 제2실리콘막을 형성하는 단계;
    상기 제1 및 제2실리콘막의 카운터 도핑을 위해 P형 불순물을 플라즈마 도핑하는 단계;
    상기 플라즈마 도핑시 발생된 불순물층을 제거하는 단계; 및
    상기 제1 및 제2실리콘막의 막 내에 도핑된 불순물을 활성화시키는 단계;
    를 포함하는 폴리실리콘 도핑방법.
  32. 제31항에 있어서,
    상기 제1실리콘막의 두께는 상기 제2실리콘막의 두께 대비 20％∼50％인 폴리실리콘 도핑방법.
KR1020080036657A 2007-08-30 2008-04-21 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법 KR101009350B1 (ko)

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