KR100844986B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플라즈마 도핑시 보론의 아웃디퓨전을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. 또한, 이온주입 후 활성화 어닐에 의해 폴리실리콘이 결정질로 바뀌어 식각 프로파일 불량을 초래하는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS영역과 PMOS영역을 갖는 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 제1폴리실리콘층을 형성하는 단계, 상기 NMOS영역의 제1폴리실리콘층 상에 마스크패턴을 형성하는 단계, 상기 PMOS영역의 제1폴리실리콘층에 P형 불순물을 도핑하는 단계, 상기 마스크패턴을 제거하는 단계, 상기 제1폴리실리콘층을 패터닝하여 제1폴리실리콘전극을 형성하는 단계, 상기 제1폴리실리콘전극을 포함하는 전면에 제2폴리실리콘층을 형성하는 단계, 상기 제1폴리실리콘전극을 감싸도록 상기 제2폴리실리콘층을 패터닝하여 게이트전극을 형성하는 단계를 포함한다.
폴리공핍, 아웃디퓨전, 활성화어닐, 듀얼 폴리실리콘 게이트

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 빔라인 이온주입과 플라즈마 도핑을 비교하기 위한 그래프,
도 2는 종래 기술의 문제점을 나타내는 TEM사진,
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 산화막
13 : 산화질화막 14A : N형 제1폴리실리콘
14B: P형 제1폴리실리콘 15 : 감광막패턴
16 : 제2폴리실리콘 17 : 금속계 전극
18 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 폴리실리콘 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
DRAM의 주변회로지역에서 N+/P+ 듀얼 폴리실리콘 게이트(Dual PolySilicon Gate)를 형성하게 되면 PMOS영역의 경우는 기존의 N+ 폴리실리콘 게이트가 베리드 채널(Buried Channel)이 형성되는 반면에 P+ 폴리실리콘 게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘 게이트의 배리드채널에 비하여 숏채널이 감소하게 되고, 동일한 문턱전압에 대하여 Idsat의 개선, 서브문턱전압(Sub Threshold Slop) 개선 및 DIBL이 개선되는 장점이 있다. 또한, 기존의 N+ 폴리실리콘 게이트에 비하여 보유시간(Retention time)이 향상될 뿐만 아니라, 저전력 및 고 성능(Low Power and High Performance)을 가진 DRAM소자를 형성할 수 있다.
그리고, 듀얼 폴리실리콘 게이트를 형성함에 있어서 셀지역이 리세스게이트구조로 형성되면 셀영역에 대하여 인(Phosphorous)을 균일하게 도핑해야 하는 문제점 때문에 셀영역과 주변영역에 모두 N+ 폴리실리콘을 형성한 후 주변영역의 N+ 폴리실리콘에 P형 불순물을 이온주입하여 P+ 폴리실리콘을 형성하는 컨버티드구조(Converted scheme)를 사용하여 P+ 폴리실리콘을 형성한다. 이때, 인이 도핑된 N+ 폴리게이트를 이온주입을 통해 P+ 폴리실리콘으로 변환하기 위해서는 적어도 2.0E16 atoms/㎠이상의 보론을 이온주입한다.
그러나, 위와 같은 높은도즈로 도핑시 기존의 빔라인(Beam-Line)을 이용한 이온주입방법은 양산성이 떨어지는 문제점이 있고, 이를 해결하기 위해 플라즈마도핑(Plasma Doping)방식으로 P+ 폴리실리콘을 형성하는 방법이 제안되고 있다.
그러나, 플라즈마 도핑은 대부분의 도펀트(Dopant)가 표면에 도핑(Doping)되기 때문에 P+ 폴리실리콘을 위한 이온주입 후 게이트 형성 이후의 열공정에 의한 텅스텐실리사이드전극 내로의 보론 도펀트의 아웃디퓨전(out-diffusion)이 기존의 빔라인 이온주입 대비 증가하게 되고, 이로 인해 폴리실리콘 내에 남아있는 도즈(Retain dose)의 감소를 야기하여 게이트의 면저항(Rs)의 증가를 초래할 뿐만 아니라 소자의 전기적 특성을 열화시키는 문제점이 있다(도 1a 및 도 1b 참조).
또한, P+ 폴리실리콘을 위한 이온주입 후 활성화 어닐(Post Implant Anneal)공정에 의해 비정질 폴리실리콘(Amorphous PolySilicon)이 결정질 폴리실리콘(Crystal PolySilicon)화 되어서 후속 게이트패턴 형성을 위한 식각시 식각 프로파일(Etch Profile) 불량을 초래하는 문제점이 있다(도 2 참조).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마 도핑시 보론의 아웃디퓨전을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. 또한, 이온주입 후 활성화 어닐에 의해 폴리실리콘이 결정질로 바뀌어 식각 프로파일 불량을 초래하는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 NMOS영역과 PMOS영역을 갖는 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 제1폴리실리콘층을 형성하는 단계, 상기 NMOS영역의 제1폴리실리콘층 상에 마스크패턴을 형성하는 단계, 상기 PMOS영역의 제1폴리실리콘층에 P형 불순물을 도핑하는 단계, 상기 마스크패턴을 제거하는 단계, 상기 제1폴리실리콘층을 패터닝하여 제1폴리실리콘전극을 형성하는 단계, 상기 제1폴리실리콘전극을 포함하는 전면에 제2폴리실리콘층을 형성하는 단계, 상기 제1폴리실리콘전극을 감싸도록 상기 제2폴리실리콘층을 패터닝하여 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 기판(11) 상에 산화막(12)을 형성한다. 여기서, 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있고, 산화막(12)은 게이트절연막으로 사용하기 위한 것이다. 또한, 도시되지는 않았지만 셀영역의 기판(11)에는 리프레시(Refresh) 특성 개선을 위해 리세스패턴(Recess Pattern)이 형성될 수 있다.
이어서, 산화막(12)에 질화공정을 실시하여 산화막의 일부를 산화질화막(13)으로 바꾼다. 여기서, 질화공정을 실시하는 이유는 후속 듀얼 폴리실리콘 게이트를 형성하기 위한 P형 불순물 이온주입 후 열공정에서 보론 침투(Boron Penetration)를 억제하기 위한 것으로, 퍼니스, 플라즈마 질화공정 및 급속 열공정의 그룹 중에서 선택된 어느 한 방법으로 실시할 수 있다.
특히, 플라즈마 질화공정은 N2 및 Ar을 이용한 플라즈마 가스를 사용하여 100℃∼700℃의 온도에서 실시할 수 있다. 또한, 급속 열공정은 NH3가스를 사용하여 600℃∼1000℃의 온도에서 실시할 수 있다.
위와 같이, 산화막(12) 및 질화공정을 통해 형성된 산화질화막(13)은 후속 폴리실리콘 게이트에서의 보론 침투를 방지할 수 있는 게이트절연막으로 사용된다.
이하, 산화막(12) 및 산화질화막(13)을 "게이트절연막(12, 13)"이라고 한다.
도 3b에 도시된 바와 같이, 게이트절연막(12, 13) 상에 N형 제1폴리실리콘층(14A)을 형성한다. 여기서, N형 제1폴리실리콘층은 인시튜로 N형 불순물이 도핑된 폴리실리콘으로 500Å∼1000Å의 두께로 형성할 수 있다. 이때, N형 제1폴리실리콘층의 두께(Ｄ)는 후속 제2폴리실리콘층을 포함하는 전체 폴리실리콘층의 50％∼80％의 두께로 형성할 수 있다.
이어서, NMOS영역의 N형 제1폴리실리콘층(14A) 상에 감광막패턴(15)을 형성한다. 여기서, 감광막패턴(15)은 NMOS영역 및 PMOS영역의 N형 제1폴리실리콘층(14A) 상에 감광막을 코팅(Coating)하고 노광(Expose) 및 현상(Develop)으로 NMOS영역의 N형 제1폴리실리콘층(14A) 상에 잔류하도록 패터닝하여 형성한다.
이어서, PMOS영역의 N형 제1폴리실리콘층(14A)에 P형 불순물을 이온주입하여 P형 제1폴리실리콘층(14B)을 형성한다. 여기서, P형 제1폴리실리콘층(14B)은 N형 제1폴리실리콘층(14A)에 이온주입을 통한 컨버티드 스킴(Converted Scheme)을 사용하여 형성한 것으로, 이를 위해 BF3 또는 B2H6 가스를 사용한 플라즈마 도핑을 실시하여 P형 제1폴리실리콘층(14B)을 형성한다. 이때, 플라즈마 도핑은 1KV∼20KV의 에너지, 1.0E15∼2.0E17/㎠의 도즈(Dose)로 실시할 수 있다.
도 3c에 도시된 바와 같이, 감광막패턴(15)을 제거한다. 여기서, 감광막패턴(15)은 스트립(Strip) 공정 및 세정(Cleaning) 공정을 이용하여 제거할 수 있고, 특히 스트립은 산소스트립 공정을 실시할 수 있다.
이어서, N형 및 P형 제1폴리실리콘층(14A, 14B)에 활성화 어닐(Post Implant Anneal)을 실시한다. 여기서, 활성화 어닐은 폴리실리콘층 내에 도핑된 도펀트의 활성화를 위한 것으로 특히, 플라즈마 도핑의 특성상 대부분의 도펀트들이 폴리실리콘층의 표면에 존재하기 때문에 이를 막 내부로 활성화 시키기 위한 것이다.
이를 위해, 스파이크급속어닐(Spike-Rapid Thermal Annealing:S-RTA) 또는 컨벤셔널급속어닐(Conventional RTA:C-RTA)을 실시할 수 있는데, 특히 스파이크급속어닐은 컨벤셔널급속어닐보다 보다 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.
스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속 도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐은 어닐온도를 850℃∼1050℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행할 수 있다.
도 3d에 도시된 바와 같이, N형 및 P형 제1폴리실리콘층(14A, 14B)을 패터닝한다. 이때, 패터닝된 N형 및 P형 제1폴리실리콘층(14A, 14B)의 폭(Ｗ)은 후속 제2폴리실리콘층을 포함하는 게이트전극의 전체 선폭의 50％∼80％가 되도록 한다.
이하, 패터닝된 N형 및 P형 제1폴리실리콘층(14A, 14B)을 "N형 및 P형 제1폴리실리콘전극(14C, 14D)"라고 한다.
도 3e에 도시된 바와 같이, N형 및 P형 제1폴리실리콘전극(14C, 14D)을 포함하는 결과물의 전면에 제2폴리실리콘층(16)을 형성한다. 여기서, 제2폴리실리콘층(16)은 비정질 폴리실리콘(Amorphous PolySilicon)으로 형성하되 언도프드 폴리실리콘(Un-doped PolySilicon) 또는 인시튜로 N형 불순물이 도핑된 N형 폴리실리콘으로 형성할 수 있고, N형 및 P형 제1폴리실리콘전극(14C, 14D)을 충분히 덮도록 1000Å∼2500Å의 두께로 형성할 수 있다.
도 3f에 도시된 바와 같이, 제2폴리실리콘층(16)을 평탄화 한다. 여기서, 평탄화는 N형 및 P형 제1폴리실리콘전극(14C, 14D)이 드러나지 않도록 실시하되, 화학적기계적연마(Chemical Mechanical Polishing)로 실시할 수 있다.
이어서, 제2폴리실리콘층(16) 상에 금속계 도전층 및 하드마스크층을 적층할 수 있다. 여기서, 금속계 도전층은 텅스텐과 텅스텐질화막의 적층구조 또는 텅스텐실리사이드로 형성할 수 있다. 이때, 텅스텐은 300Å∼1800Å, 텅스텐질화막은 20 Å∼300Å, 텅스텐실리사이드는 700Å∼2500Å의 두께로 형성할 수 있다. 또한, 하드마스크층은 질화막과 텅스텐의 적층구조로 형성할 수 있다. 이때, 질화막은 1500Å∼1800Å, 텅스텐은 100Å∼1500Å의 두께로 형성할 수 있다.
이어서, 제2폴리실리콘층(16) 상에 금속계 도전층 및 하드마스크층을 패터닝하여 게이트패턴을 형성할 수 있다. 패터닝된 제2폴리실리콘전극(16A)과 N형 및 P형 제1폴리실리콘전극(14C, 14D)는 게이트패턴의 제1게이트전극, 패터닝된 금속계 도전층은 게이트패턴의 제2게이트전극(17), 패터닝된 하드마스크층은 게이트하드마스크(18)가 된다.
특히, 제1게이트전극에서 제2폴리실리콘전극(16A)이 N형 및 P형 제1폴리실리콘전극(14C, 14D)을 충분히 감싸도록 패터닝을 실시한다. 따라서, 게이트패턴 형성 이후 게이트 재산화(Reoxidating) 등의 열공정에 의한 P형 제1폴리실리콘전극(14D)에서의 보론 아웃디퓨전을 제2폴리실리콘전극(16A)이 막기 때문에 P형 제1폴리실리콘층 내에 남아있는 보론의 도즈를 증가시킬 수 있으며, 이로 인해 게이트 저항(Gate Rs)을 감소시킬 수 있다. 또한, 비정질의 제2폴리실리콘층(16)이 결정질의 제1폴리실리콘전극(14D)을 모두 감싸기 때문에 게이트패턴을 위한 식각시 식각프로파일을 개선하여 소자의 전기적 특성 열화를 막을 수 있다.
본 발명은 N형 및 P형의 제1폴리실리콘전극(14C, 14D)을 본래 예정된 게이트패턴의 선폭 및 두께의 50％∼80％로 형성한 후 제1폴리실리콘전극(14C, 14D)을 모두 감싸는 제2폴리실리콘전극(16A)을 형성함으로써, 후속 열공정에 의해 P형 제1폴 리실리콘전극(14D)의 보론 아웃디퓨전을 방지하여 이로 인한 게이트 저항을 감소시킬 수 있는 장점이 있다.
또한, 활성화 어닐에 의해 결정화된 제1폴리실리콘전극(14C, 14D)을 비정질의 제2폴리실리콘전극(16A)이 모두 감싸기 때문에 게이트패턴을 위한 패터닝시 식각프로파일을 개선하여 소자의 전기적 특성 열화를 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 보론의 아웃디퓨전을 방지하여 게이트 저항을 감소시킬 수 있는 효과가 있다. 또한, 게이트패터닝시 식각프로파일을 개선하여 소자의 전기적 특성 열화를 방지할 수 있는 효과가 있다.

Claims (19)

  1. NMOS영역과 PMOS영역을 갖는 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 제1폴리실리콘층을 형성하는 단계;
    상기 NMOS영역의 제1폴리실리콘층 상에 마스크패턴을 형성하는 단계;
    상기 PMOS영역의 제1폴리실리콘층에 P형 불순물을 도핑하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 제1폴리실리콘층을 패터닝하여 제1폴리실리콘전극을 형성하는 단계;
    상기 제1폴리실리콘전극을 포함하는 전면에 제2폴리실리콘층을 형성하는 단계; 및
    상기 제1폴리실리콘전극을 감싸도록 상기 제2폴리실리콘층을 패터닝하여 게이트전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1폴리실리콘층은 N형 폴리실리콘으로 형성하고 상기 제1폴리실리콘층의 두께는 상기 게이트전극 두께의 50％∼80％가 되도록 500Å∼1000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 P형 불순물은 BF3 또는 B2H6인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 도핑은 플라즈마 도핑으로 실시하고 1KV∼20KV의 에너지, 1.0E15∼2.0E17/㎠의 도즈로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1폴리실리콘전극을 패터닝하는 단계는,
    상기 제1폴리실리콘전극의 선폭이 상기 게이트전극 선폭의 50％∼80％가 되도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 도핑하는 단계 후,
    활성화 어닐을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 활성화 어닐은 스파이크 급속열처리 또는 컨벤셔널 급속열처리로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 스파이크 급속열처리는 950℃∼1200℃의 어닐온도와 100∼300℃/초의 램프업속도(Ramp up rate), 상기 컨벤셔널 급속열처리는 850℃∼1050℃의 어닐온도와 20∼100℃/초의 램프업속도로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제2폴리실리콘층은 언도프트 폴리실리콘 또는 N형 폴리실리콘인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제2폴리실리콘층은 1000Å∼2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 제2폴리실리콘층을 형성하는 단계 후, 상기 게이트전극을 형성하는 단계 전에,
    상기 제2폴리실리콘층을 평탄화하는 단계; 및
    상기 제2폴리실리콘층 상에 금속계 도전층 및 하드마스크층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제2폴리실리콘층을 평탄화하는 단계는 화학적 기계적 연마를 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 금속계 도전층은 텅스텐과 텅스텐질화막의 적층구조 또는 텅스텐실리사이드인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 텅스텐은 300Å∼1800Å의 두께, 상기 텅스텐질화막은 20Å∼300Å의 두께, 상기 텅스텐실리사이드는 700Å∼2500Å의 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제12항에 있어서,
    상기 하드마스크층은 질화막 또는 질화막과 텅스텐의 적층구조인 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 질화막은 1500Å∼1800Å의 두께, 상기 텅스텐은 100Å∼1500Å의 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제1항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    상기 기판 상에 산화막을 형성하고 질화공정을 실시하여 산화질화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 질화공정은 퍼니스, 플라즈마 및 급속열처리공정의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 플라즈마공정은 N2 및 Ar을 이용한 플라즈마 가스를 사용하여 100℃∼700℃의 온도에서 실시하고, 상기 급속열처리공정은 NH3가스를 사용하여 600℃∼1000℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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