KR20020073642A - 반도체 소자의 듀얼 게이트 형성 방법 - Google Patents

반도체 소자의 듀얼 게이트 형성 방법 Download PDF

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Abstract

본 발명은 게이트 형성시 열처리를 통한 이온 주입을 함으로써 게이트 프로파일을 개선시켜 수율의 향상 및 소자의 신뢰성을 향상하도록 한 반도체 소자의 듀얼 게이트(dual gate)의 형성 방법에 관한 것으로, 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 전면에 게이트 절연막과, 비정질 실리콘층을 차례로 형성하는 단계와, 상기 반도체 기판의 제 1 영역과 제 2 영역 상에 형성된 비정질 실리콘층 내에 서로 반대 도전형의 불순물 이온을 각각 주입하는 단계와, 상기 불순물 이온이 주입된 비정질 실리콘층에 열처리 공정을 실시하는 단계와, 상기 비정질 실리콘층상에 금속층을 형성하는 단계와, 상기 금속층과 비정질 실리콘층을 선택적으로 제거하여 상기 반도체 기판의 제 1 영역과 제 2 영역에 각각 제 1 게이트와 제 2 게이트를 형성하는 단계를 포함하여 형성됨을 특징으로 한다.

Description

반도체 소자의 듀얼 게이트 형성 방법 {Method for Forming Dual Gate of Semiconductor Device}
본 발명은 게이트 형성 방법에 관한 것으로 특히, 게이트 형성시 열처리를 통한 이온 주입을 함으로써 게이트 프로파일을 개선시켜 수율의 향상 및 소자의 신뢰성을 향상하도록 한 반도체 소자의 듀얼 게이트의 형성 방법에 관한 것이다.
SRAM과 같은 비 휘발성 기억 소자는 전원이 끊기지 않는 이상 정보를 유지하므로, 노트 북, PDA, 슈퍼 컴퓨터 등의 주로 휴대용 제품에 사용한다. 따라서, 사용자의 편이를 위해 저전력 동작 SRAM을 구현하려는 연구가 진행되고 있는 데, 이러한 저전력을 구현하기 위해서는 문턱 전압(Threshold Voltage)이 0.7V보다 작아야 한다.
그러나 디자인 룰(design rule)이 감소함, 즉, 최소 선폭이 줄어듦에 따라 기존의 n+형 폴리 실리콘 게이트를 이용한 베리드 채널(Buried Channel) PMOS로는 펀치 쓰루우(punch through)가 발생하여 0.7V 이하의 문턱 전압을 구현하는 것이 불가능하다.
따라서, 이를 극복하기 위해서 PMOS의 경우는 p+형 폴리 실리콘을, NMOS의 경우는 n+형 폴리 실리콘을 게이트 물질로 사용하는 듀얼 게이트 구조를 사용하고 있다. 그런데, 이러한 듀얼 게이트 형성에 있어서는, 서로 다른 극성의 폴리 실리콘 사이 상부 막 금속 층(W6)을 통한 상호 확산이 문제가 되며, 또한 p+형 도핑 물질로 쓰인 B(Boron)의 빠른 확산으로 인하여 기판의 전기적 특성이 변화되는 문제도 발생한다.
이하 첨부된 도면을 참조하여 종래의 반도체 소자의 듀얼 게이트 형성 방법에 대해 설명한다.
도 1은 종래 반도체 소자의 듀얼 게이트 형성 방법으로 진행하였을 때의 NMOS 게이트에 발생한 문제점을 나타낸 SEM이다.
도 1과 같이, 0.15㎛의 CD(Critical Dimension)를 가진 SRAM에서 텅스텐(W) 금속 듀얼 게이트를 형성한 후 각각의 게이트의 프로파일을 관찰하면, NMOS 게이트, 즉, n+형 이온 주입을 받은 비정질 실리콘 상부의 Rp(projected Range)에서 비정질 실리콘 층 사이드 노치(side notch)가 생긴 것을 볼 수 있다. 이러한 사이드 노치(side notch)는 후속 스페이서 공정과 스페이서 프로파일에 악영향을 끼칠 수 있다.
도 2a 내지 도 2b는 종래의 반도체 소자의 듀얼 게이트 형성 방법에 대해 나타낸 공정 단면도이다.
도 2a와 같이, 제 1 영역과 제 2 영역으로 정의된 반도체 기판(21)에 STI(Shallow Trench Isolation) 공정으로 트렌치 형의 소자 격리막(22)을 형성한다.
이어, 상기 소자 격리막(22)을 포함한 반도체 기판(21) 전면에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23) 상에 비정질(amorphous) 실리콘층(24)을 증착한다.
그리고, NMOS형 및 PMOS형의 듀얼 게이트 형성을 위해 상기 제 1, 제 2 영역에 n+형 및 p+형의 이온을 각각 주입한다. 일반적으로 p+형 이온으로는 B(Boron)를 주입하고, n+형 이온으로는 P(Phosphorus)을 주입한다.
이어, 선택적으로 n+형 또는 p+형 이온이 주입된 상기 비정질 실리콘층 상(24)에 W/WN의 금속 층(25)을 증착한다. 상기 비정질 실리콘층 상(24)의 WN은 n+형 및 p+형의 이온이 서로의 영역으로 확산되는 현상을 방지하는 역할을 한다.
이어, 상기 금속 층(25) 상에 절연막 등을 사용하여 하드 마스크층(26)을 형성한다.
그리고, 상기 하드 마스크층(26) 상에 감광막(27)을 도포한 후, 노광 및 현상하여 감광막(27)을 패터닝하여 게이트 영역을 정의한다.
2b와 같이, 상기 패터닝된 감광막(27)을 마스크로 이용하여 상기 하드 마스크 층(26), 금속층(25), 비정질 실리콘 층(24)을 선택적으로 제거하여, 제 1영역과 제 2 영역에 각각 제 1 게이트(100)와 제 2 게이트(200)를 형성한다. 상기 제 1 게이트 (100)는 NMOS형 게이트이고, 상기 제 2 게이트(200)는 PMOS형 게이트이다.
도 2a 및 도 2b와 같이, 이온 주입을 통해 게이트 형성시 n+형 이온인 P(Phosphorus)가 질량이 크기 때문에 식각비(etch rate)가 커서, 그 손상(damage)이 크다. 도면에서 이온 주입한 영역이 짙은 색일수록 손상이 큼을 나타낸다.
도 3은 종래의 반도체 소자의 듀얼 게이트 형성 방법으로 형성한 듀얼 게이트를 나타낸 SEM이다.
도 3과 같이, 실제로 종래의 방법으로 듀얼 게이트를 형성하여 보면, NMOS 게이트 측벽, 즉, 이온 주입이 있었던 영역에서 사이드 노치(side notch)가 일어남을 알 수 있다.
그러나, 상기와 같은 종래의 반도체 소자의 듀얼 게이트 형성 방법은 다음과 같은 문제점이 있다.
듀얼 게이트(dual gate)를 형성하기 위하여 p+형(Boron) 이온 주입과 n+형(Phosphorus) 이온 주입을 한 후, 이후의 식각 공정에서 상기 이온 주입된 이온의 식각비 차이로 n+형의 이온이 주입된 비정질 실리콘 층의 상부 측벽에서 사이드 노치(side notch)가 발생한다.
이러한 사이드 노치는 게이트 프로파일(gate profile) 특성을 나쁘게 하고, 추후의 스페이서 증착 공정에서 악영향을 일으켜 수율의 감소 및 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 형성시 열처리를 통한 이온 주입을 함으로써 게이트 프로파일을 개선시켜 수율의 향상 및 소자의 신뢰성을 향상하도록 한 반도체 소자의 듀얼 게이트의 형성 방법을 제공하는 데, 그 목적이 있다.
도 1은 종래 반도체 소자의 듀얼 게이트 형성 방법으로 진행하였을 때의 앤모스 게이트에 발생한 문제점을 나타낸 SEM
도 2a 내지 도 2b는 종래 반도체 소자의 듀얼 게이트 형성 방법을 나타낸 공정 단면도
도 3은 종래 반도체 소자의 듀얼 게이트 형성 방법을 통해 형성한 듀얼 게이트를 나타낸 SEM
도 4a 내지 도 4b는 본 발명의 반도체 소자의 듀얼 게이트 형성 방법을 나타낸 공정 단면도
도 5는 본 발명의 반도체 소자의 듀얼 게이트 형성 방법을 통해 형성한 듀얼 게이트를 나타낸 SEM
도면의 주요 부분에 대한 부호 설명
41 : 기판 42 : 소자 격리막
43 : 게이트 산화막 44 : 비정질 실리콘층
45 : WN/W의 금속층 46 : 하드 마스크층
47 : 감광막
400 : NMOS형 게이트 500 : PMOS형 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 듀얼 게이트 형성 방법은 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 전면에 게이트 절연막과, 비정질 실리콘층을 차례로 형성하는 단계와, 상기 반도체 기판의 제 1 영역과 제 2 영역 상에 형성된 비정질 실리콘층 내에 서로 반대 도전형의 불순물 이온을 각각 주입하는 단계와, 상기 불순물 이온이 주입된 비정질 실리콘층에 열처리 공정을 실시하는 단계와, 상기 비정질 실리콘층상에 금속층을 형성하는 단계와, 상기 금속층과 비정질 실리콘층을 선택적으로 제거하여 상기 반도체 기판의 제 1 영역과 제 2 영역에 각각 제 1 게이트와 제 2 게이트를 형성하는 단계를 포함하여 형성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 듀얼 게이트 형성 방법에 대해 상세히 설명한다.
이하 설명하는 실시례는 현재 0.15㎛ 16M Full CMOS SRAM 소자에서 적용하고 있다.
도 4a 내지 도 4b는 본 발명의 반도체 소자의 듀얼 게이트 형성 방법을 나타낸 공정 단면도이다.
도 4a와 같이 제 1 영역, 제 2 영역으로 정의된 반도체 기판(41)에 STI 공정을 통해 트렌치 형의 소자 격리막(42)을 형성한다.
이어, 상기 반도체 기판(41) 상에 게이트 산화막(43), 비정질 실리콘(Amorphous Si)층(44)을 차례로 증착한다.
이와 같이, 게이트 물질로 주로 사용해왔던 폴리 실리콘(Poly Si)을 사용하지 않는 이유는 이후의 이온 주입 공정에서 p+형 이온 주입으로 사용되는 B(Boron)의 확산을 막기 위해서이다. 만일 폴리 실리콘을 사용하게 되면 B의 빠른 확산으로 인해 기판의 전기적 특성이 변화하는 문제가 발생하게 된다.
한편, 상기 비정질 실리콘 층(44)은 폴리 실리콘(Poly Si) 및 비정질 실리콘(Amorphous Si) 층의 이중 증착 구조로 대체하여 상기 기술한 기판의 전기적 특성이 변하는 문제를 해결할 수 있다.
그리고, 상기 기판(41)의 제 1 영역상에 형성된 비정질 실리콘 층(44)에 n+형의 이온을 주입하고, 제 2 영역상에 형성된 비정질 실리콘 층(44)에는 p+형의 이온을 주입한다.
여기서, 상기 n+형의 이온 주입을 하는 이온은 P(Phosphorus) 또는 As(Arsenic)를, p+형의 이온 주입을 하는 이온은 B(Boron)를 사용한다.
이어, 상기 n+형 및 p+형 이온이 주입된 반도체 기판(41)의 전면에 열처리를 하여 이온 주입으로 인한 Rp(projected Range) 영역의 손상을 최소화한다.
상기 열처리는 비정질 실리콘 층(44)이 결정화되지 않는 조건하(비정질 특성이 파괴되지 않도록 함)에 퍼니스(Furnace)를 이용하여, 300내지 450℃의 온도로 30분 이상 가열하여 실시하거나, 빠른 열처리 방식(RTP : Rapid Thermal Process)으로 450내지 800℃의 온도로 30분 이하로 가열하여 실시한다.
이 때, 상기 퍼니스 방식이나 빠른 열처리 방식의 열처리 공정시 분위기 가스로 N2, H2를 사용한다.
이어, 상기 이온 주입된 비정질 실리콘층(44) 상에 WN/W의 금속층(45)을 증착한다. 이러한 상기 금속 층(45)의 WN 성분은 비정질 실리콘층과 W의 금속층 계면에서 확산 방지막(diffusion barrier)으로 기능하며, 상기 제 1 영역과 제 2 영역의 도핑된 이온이 서로의 영역에 대해 확산이 일어나는 현상을 방지한다.
여기서, 상기 금속 층(45)으로 WN/W 층을 사용하는 대신 TiN/W, TiN/Ti, WN/Ti, W6을 증착하여 형성할 수도 있다(A/B에서 A는 확산 방지막, B는 원래의 금속층).
그리고, 상기 WN/W의 금속 층(45) 상에 하드 마스크 층(46)을 증착한다. 상기 하드 마스크 층(46)은 산화막을 주로 사용하며, 이후 게이트 식각 공정시 식각 방지막(etch barrier)으로서 기능한다.
이어, 상기 하드 마스크 층(46) 상에 감광막(47)을 도포하고, 노광 및 현상 공정을 통해 감광막(47)을 패터닝하여 게이트 영역을 정의한다.
도 4b와 같이, 상기 패터닝된 감광막(47)을 마스크로 하여 상기 하드 마스크 층(46), WN/W의 금속층(45), 비정질 실리콘층(44)을 선택적으로 식각하여 기판의 제 1 영역과 제 2 영역에서 각각 제 1, 제 2 게이트(400, 500)를 형성한다. 여기서 제 1 게이트는 NMOS형 게이트이며, 제 2 게이트는 PMOS형 게이트이다.
이 때 상기 열처리 공정으로 인해 Rp 영역의 손상이 거의 없으므로, 비정질 실리콘층(44) 측벽 상부에서 사이드 노치(side notch) 현상이 일어나지 않는다.
상기의 식각 공정시에는 특히, 금속층(45)을 식각함에 있어서는 반드시F(NF3, CF4, SF6) 계열의 가스를 사용한다.
그런데, F 계열의 가스는 상기 비정질 실리콘(Si)을 등방성(isotropic)으로 식각하는 특성을 갖고 있다. 즉, 비정질 실리콘층(44) 측벽에서 언더 컷(undercut) 현상이 일어날 수 있다.
이러한 측벽의 언더 컷 정도는 상기 이온 주입 공정에서의 비정질 실리콘 층 손상(damage)에 따라 다른 데, 상기 이온 주입 공정시 열처리를 함으로 인해 비정질 실리콘 층의 손상이 최소화되었으므로, 비정질 실리콘의 측벽에서의 언더컷 현상은 거의 발생하지 않는다.
이후, 도면에는 도시하지 않았지만, 식각 공정 중 WN/W의 금속층을 보호하기 위하여 사용한 하드 마스크를 평탄화 공정을 통하여 제거한다.
위에서 기술한 바와 같이, 하드 마스크 제거 후 남아있는 비정질 실리콘 층과 W/WN의 금속층은 함께 게이트 의 역할을 한다.
도 5는 본 발명의 반도체 소자의 듀얼 게이트 형성 방법을 통해 형성한 듀얼 게이트를 나타낸 SEM이다.
도 5와 같이, 듀얼 게이트, 즉, 앤모스 게이트 및 피모스 게이트 모두 측벽에 손상이 없는 구조를 취하고 있다.
상기와 같은 본 발명의 반도체 소자의 듀얼 게이트 형성 방법은 다음과 같은 효과가 있다.
SRAM 메모리 소자의 게이트 식각 이전 열처리 공정에서 게이트 식각 후 이온 주입을 시행하는 계면에서 발생하는 기판 사이드 노치 현상을 억제하여 후속 스페이서 증착 및 프로파일을 개선하여 수율 및 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 제 1 영역과 제 2 영역으로 정의된 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계;
    상기 반도체 기판의 전면에 게이트 절연막과, 비정질 실리콘층을 차례로 형성하는 단계;
    상기 반도체 기판의 제 1 영역과 제 2 영역 상에 형성된 비정질 실리콘층 내에 서로 반대 도전형의 불순물 이온을 각각 주입하는 단계;
    상기 불순물 이온이 주입된 비정질 실리콘층에 열처리 공정을 실시하는 단계;
    상기 비정질 실리콘층상에 금속층을 형성하는 단계;
    상기 금속층과 비정질 실리콘층을 선택적으로 제거하여 상기 반도체 기판의 제 1 영역과 제 2 영역에 각각 제 1 게이트와 제 2 게이트를 형성하는 단계를 포함하여 형성됨을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
  2. 제 1항에 있어서, 상기 열처리 공정은 퍼니스를 이용하여 300내지 450℃에서, 30분 이상 실시함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
  3. 제 1항에 있어서, 상기 열처리 공정은 RTP 공정으로 450내지 800℃에서 30분 이내로 실시함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
  4. 제 1항에 있어서, 상기 열처리 공정은 분위기 가스로 N2,H2를 사용함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
  5. 제 1항에 있어서, 상기 비정질 실리콘층 상에 다결정 실리콘을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
  6. 제 1항에 있어서, 상기 금속 층은 WN/W, TiN/W, TiN/Ti, WN/Ti, W6중 적어도 어느 하나를 사용함을 특징으로 하는 반도체 소자의 듀얼게이트 형성 방법.
  7. 제 1항에 있어서, 상기 금속 층의 선택적 식각시 F계열의 가스로 식각함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성 방법.
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