KR20030057909A - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 36
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 1
- 230000001052 transient effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910017052 cobalt Inorganic materials 0.000 description 10
- 239000010941 cobalt Substances 0.000 description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910021140 PdSi Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 확산 속도가 매우 빠르며, TED(Transient Enhanced Diffusion) 현상이 강하게 나타나는 보론 및 인 이온 주입 공정후에 전체 구조 상부에 RTP(Rapid Thermal Process) 장비를 이용한 고온 산화방식을 이용하여 버퍼층용 산화막을 형성함으로써 불순물 영역을 형성하기 위한 이온 주입 공정시 손상되는 반도체 기판의 실리콘 격자의 손상을 빠르게 회복시켜 후속 열처리 공정시 보론 및 인에 의한 TED 현상을 최소화할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 논리 소자의 크기가 감소함에 따라 HCE(Hot Carrier Effect), SCE(Short Channel Effect) 및 RSCE(Reverse Short Channel Effect) 등과 같이 소자 동작의 어려움 및 소자 성능 감소를 파생적으로 유도하는 문제점을 해결할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라 미세 패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위해 저저항 게이트 물질이 요구되고 있고, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(Short channel effect)의 방지 및 펀치스루우(Punchthrough)에 대한 마진 확보를 위해 소오스/드레인 영역의 접합 깊이(Junction depth)를 얕게 형성함과 동시에 소오스/드레인 영역의 기생 저항(Parasitic resistance), 즉 면 저항(Sheet resistance) 및 콘택 저항을 감소시키고 있는 추세이다.
최근, 상기의 내용을 토대로 게이트 및 소오스/드레인 영역의 표면에 실리사이드를 형성하여 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 콘택 저항을 감소시킬 수 있는 살리사이드(Self-aligned silicide; salicide) 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 실리사이드 영역을 형성하는 공정이다. 여기서, 실리사이드 영역은 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로 형성된다.
도 1a 내지 도 1f는 일반적인 코발트 실리사이드 공정을 설명하기 위해 도시한 반도체 장치의 단면도이다.
도 1a를 참조하면, 통상의 소자분리 공정을 통해 반도체 기판(10) 상에 소자 분리막(12)을 형성함으로써 반도체 기판(10)은 비활성영역(즉, 소자 분리막이 형성된 영역)과 활성 영역으로 정의된다. 이때, 소자 분리막(12)은 얕은 트랜치 아이솔레이션(Shallow trench isolation; STI) 공정을 통해 형성한다. 또한, 소자 분리막(12) 대신에 필드 산화막을 증착하여 형성할 수 도 있다.
도 1b를 참조하면, 반도체 기판(10) 상부에 소정의 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 웰 이온 주입용 마스크(14)가 형성된다. 이어서, 상기 웰 이온 주입용 마스크(14)를 이용한 웰(Well)이온 주입 공정을 실시함으로써 상기 반도체 기판(10)의 활성영역에 웰 영역(도시하지 않음)이 형성된다.
도 1c를 참조하면, 스트립 공정을 통해 웰 이온 주입용 마스크(14)를 제거하고, 전체 구조 상부에 산화막과 폴리실리콘층을 증착한 후 상기 산화막과 폴리실리콘층을 패터닝함으로써 게이트 산화막(16)과 게이트 전극(18)이 순차적으로 형성된다.
도 1d를 참조하면, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 저농도 이온 주입용 마스크(20)가 형성된다. 이어서, 상기 저농도 이온 주입용 마스크(20)를 이용한 저농도 이온 주입 공정과 틸트(Tilt) 이온 주입 공정을 순차적으로 실시함으로써 노출되는 웰 영역 상에 제 1 불순물 영역(Lightly doped drain; LDD)(22)과 제 2 불순물 영역(24)이 형성된다.
도 1e를 참조하면, 스트립 공정을 통해 저농도 이온 주입용 마스크(20)를 제거한 후 게이트 산화막(16)과 게이트 전극(18)의 양 측벽에 버퍼층(26)과 스페이서(28)를 순차적으로 형성한다.
이어서, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 고농도 이온 주입용 마스크(30)가 형성된다. 이어서, 상기 고농도 이온 주입용 마스크(30)를 이용한 고농도 이온 주입 공정을 실시함으로써 스페이서(28)에 의해 덮혀지지 않고 노출되는 제 1 불순물 영역(22)과 제 2 불순물 영역(24)의 소정 부분에 제 3 불순물 영역(32)이 형성된다. 따라서, 제 1 내지 제 3 불순물 영역(22, 24, 32)으로 이루어진 소오스/드레인 영역(34)이 된다.
도 1f를 참조하면, 스트립 공정을 통해 고농도 이온 주입용 마스크(30)를 제거한 후 전체 구조 상부에 코발트층(도시하지 않음)을 형성한 후 전체 구조 상부에 열처리 공정(1회 또는 2회)을 실시함으로써 코발트층이 제 3 불순물 영역(32)과 게이트 전극(18)과 반응하여 소정 부위에 코발트 실리사이드층(36)이 형성된다.
상기와 같이 제조되는 반도체 소자는 소오스/드레인 영역을 구성하는 제 1 및 제 2 불순물 영역의 깊이에 따라 특성 열화가 결정된다. 즉, 소자의 크기가 감소함에 따라 파생적으로 발생하는 문제점의 하나인 HCE(Hot Carrier Effect) 현상을 해결하기 위해 드레인 영역 중 좀더 낮은 농도 영역을 형성함으로써 국부적으로 전기장이 집중되는 현상을 감소시키게 된다. 그러나, 이 기술을 적용할 경우 채널의 길이가 작아지게 되어 소오스 영역과 드레인 영역 간의 사이가 작아지게 되어 도 3에 도시된 바와 같이 게이트 길이(Gate Length) 감소에 따라 문턱전압(Treshold Voltage)이 낮아지는 SCE(Short Channerl Effect) 특성과 같이 또 다른 문제점이 야기되어 소자 작동이 어려워지게 된다. 따라서, 틸트를 주어 이온 주입을 실시하여 제 1 불순물 영역에 제 2 불순물 영역을 형성시킴을써 SCE 현상을 완화시키게 된다. 그러나, 후속 증착공정에 의해 SCE 현상은 개선되지만 오히려 문턱전압이 높아지는 현상 RSCE(Reverse Short Channel Effect)이 발생하게 된다. 이의 원인은 국부적으로 웰 농도를 높여준 이온이 후속 열처리 공정, 특히 700℃ 부근의 중온 퍼니스(Furnace) 열처리에 의해 일부의 양이 채널 쪽으로 이동함에따라 나타난 결과로 특히 확산 속도가 크며 TED(Transient Enhanced Diffusion) 현상이 잘 나타날수록 RSCE 현상이 커지기에 이의 해결이 필요하다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 논리 소자의 크기가 감소함에 따라 HCE, SCE 및 RSCE 등과 같이 소자 동작의 어려움 및 소자 성능 감소를 파생적으로 유도하는 문제점을 해결하기 위해서 틸트를 주어 국부적으로 웰 농도를 높여주는 공정과 더불어 후속 열처리 공정을 개선함으로써 소자 성능을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 일반적인 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 3은 게이트 길이에 대한 문턱전압의 변화비를 도시한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 웰 이온 주입용 마스크
16, 106 : 게이트 산화막 18, 108 : 게이트 전극
20, 110 : 저농도 이온 주입용 마스크
22, 112 : 제 1 불순물 영역 24, 114 : 제 2 불순물 영역
116 : 버퍼층용 산화막 118 : 스페이서용 질화막
26, 120 : 버퍼층 28, 122 : 스페이서
30, 124 : 고농도 이온 주입용 마스크
32, 126 : 제 3 불순물 영역 34 : 소오스/드레인 영역
36, 128 : 코발트 실리사이드층
상술한 목적을 달성하기 위해 본 발명은 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 소자 분리막을 형성하는 단계; 상기 활성영역에 웰 영역을 형성하는 단계; 상기 활성영역 상에 게이트 전극을 형성하는 단계; 이온 주입 공정을 실시하여 제 1 및 제 2 불순물 영역을 형성하는 단계; 전체 구조 상부에 고온 산화방식을 이용하여 버퍼층용 산화막을 형성하는 단계; 상기 버퍼층용 산화막 상에 스페이서용 질화막을 형성한 후 식각공정을 실시하여 상기 게이트 전극의 양측벽에 버퍼층 및 스페이서를 형성하는 단계; 상기 제 1 및 제 2 불순물 영역에 소오스 및 드레인 영역을 형성하는 단계; 및 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 도시한 반도체 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100)을 활성영역과 비활성영역(즉, 소자 분리막이 형성된 영역)으로 정의하기 위해 반도체 기판(100) 상에 소자 분리막(102)을 형성한다.
이때, 소자 분리막(102)은 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역을 축소시킬 수 있도록 버드 비크(Bird's beak)가 거의 발생하지 않는 얕은 트랜치 아이솔레이션(STI) 공정 기술을 사용하여 형성한다. 얕은 트랜치 아이솔레이션(STI) 공정은 패터닝 및 식각 공정을 통하여 트랜치를 형성한 후 산화막을 이용하여 상기 트랜치를 매립함으로써 소자 분리막(102)을 형성하는 공정이다.
도 2b를 참조하면, 반도체 기판(100) 상에 소정의 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 웰 이온 주입용 마스크(104)가 형성된다.
이어서, 상기 웰 이온 주입용 마스크(104)를 이용한 웰(Well) 이온 주입 공정을 실시함으로써 상기 반도체 기판(100)의 활성영역에 웰 영역(도시하지 않음)이 형성된다. 이때, NMOS의 경우에는 보론(Boron) 이온을 주입하여 P-웰을 형성하고, PMOS의 경우에는 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 N-웰을 형성한다.
도 2c를 참조하면, 스트립 공정을 통해 웰 이온 주입용 마스크(104)를 제거하고, 전체 구조 상부에 산화막과 폴리실리콘층을 증착한 후 상기 산화막과 폴리실리콘층을 패터닝함으로써 게이트 산화막(106)과 게이트 전극(108)이 순차적으로 형성된다.
도 2d를 참조하면, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 저농도 이온 주입용 마스크(110)가 형성된다.
이어서, 상기 저농도 이온 주입용 마스크(110)를 이용한 저농도 이온 주입 공정과 틸트(Tilt) 이온 주입 공정을 순차적으로 실시함으로써 노출되는 웰 영역 상에 제 1 불순물 영역(Lightly doped drain; LDD)(112)과 제 2 불순물 영역(114)이 형성된다.
이때, 제 1 불순물 영역(112)는 2 내지 20KeV의 에너지로 형성하되, NMOS의 경우 1E14 내지 1E15atoms/cm2의 비소 또는 안티몬을 이용하여 형성하고, PMOS의 경우 1E14 내지 1E15atoms/cm2의 보론, BF2또는 인듐을 이용하여 형성한다. 제 2 불순물 영역(114)은 20 내지 80KeV의 에너지로 형성하되, NMOS의 경우 1E12 내지5E13atoms/cm2의 보론, BF2또는 인듐을 이용하여 형성하고, PMOS의 경우 E12 내지 5E13atoms/cm2의 인, 비소 또는 안티몬을 이용하여 형성한다.
또한, 제 2 불순물 영역(114)은 이온 주입 각을 7 내지 60°로 하고, 트위스트를 0 내지 360°로 하여 형성한다.
도 2e를 참조하면, 스트립 공정을 통해 저농도 이온 주입용 마스크(110)를 제거한 후 전체 구조 상부에 고온 산화방식을 이용하여 100 내지 250Å의 두께로 버퍼층용 산화막(116)을 형성한다.
이 때, 버퍼층용 산화막(116)은 RTP(Rapid Thermal Process) 장비를 이용하여 챔버 내의 분위기를 100% 산소(O2) 분위기로 유지하는 상태에서 800 내지 1000℃의 온도로 10 내지 30초 동안 실시하되, 온도 상승속도는 20 내지 150℃/sec로 하고, 온도 하강속도는 20 내지 100℃/sec로 하여 형성한다.
이어서, 전체 구조 상부에 SiN 또는 Si3N4등의 질화막 계열을 이용하여 500 내지 1000Å의 두께로 스페이서용 질화막(118)을 형성한다. 한편, 스페이서용 질화막(118) 상에는 도시되지 않은 소정의 산화막을 추가로 형성할 수도 있다.
이어서, 소정의 식각공정을 실시하여 스페이서용 질화막(118)과 버퍼용 산화막(116)을 식각하여 게이트 산화막(106) 및 게이트 전극(108)의 양측벽에 버퍼층(120)과 스페이서(122)를 형성한다.
도 2f를 참조하면, 전체 구조 상부에 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 통해 감광막을 패터닝함으로써 고농도 이온 주입용 마스크(124)가 형성된다.
이어서, 상기 고농도 이온 주입용 마스크(124)를 이용한 고농도 이온 주입 공정을 실시함으로써 스페이서(122)에 의해 덮혀지지 않고 노출되는 제 1 불순물 영역(112)과 제 2 불순물 영역(114)의 소정 부분에 제 3 불순물 영역(126)이 형성된다. 따라서, 제 1 내지 제 3 불순물 영역(112, 114, 126)으로 이루어진 소오스/드레인 영역이 된다. 이어서, 전체 구조 상부에 급속 열처리 공정(RTP)을 진행하여 고농도로 주입된 이온을 활성화시킨다.
도 2g를 참조하면, 스트립 공정을 통해 고농도 이온 주입용 마스크(124)를 제거 한 후 전체 구조 상부에 금속층(도시하지 않음)을 형성한다. 이때, 금속층은 티타늄을 사용하여도 무방하나 여기서는 코발트를 사용하여 형성한다. 이는, 티타늄 증착을 통해 형성된 TiSi2물질에 비해 코발트 증착을 통해 형성된 CoSi2물질이 패턴 형성시 라인 폭을 감소시킴으로써 면 저항이 증가 특성이 좋기 때문이다.
이어서, 전체 구조 상부에 최소한 한번 이상의 열처리 공정을 실시함으로써 금속층(이하 '코발트층'이라 함)이 제 3 불순물 영역(126) 및 게이트 전극(108)과 반응하여 제 3 불순물 영역(126)과 게이트 전극(108)의 상에는 코발트 실리사이드층(128)이 형성되고, 비활성 영역과 스페이서(122)의 상부에는 코발트 실리사이드층(128)이 형성되지 않는다.
상술한 바와 같이 본 발명은 확산 속도가 매우 빠르며, TED 현상이 강하게 나타나는 보론 및 인 이온 주입 공정후에 전체 구조 상부에 RTP 장비를 이용한 고온 산화방식을 이용하여 버퍼층용 산화막을 형성함으로써 불순물 영역을 형성하기 위한 이온 주입 공정시 손상되는 반도체 기판의 실리콘 격자의 손상을 빠르게 회복시켜 후속 열처리 공정시 보론 및 인에 의한 TED 현상을 최소화할 수 있다.
또한, 본 발명은 TED 현상을 최소화함으로써 게이트 길이를 감소시키고, 문턱전압이 높아지는 현상을 최소화하여 소자 특성의 향상을 통한 수율 향상을 기대할 수 있다.
Claims (4)
- 반도체 기판을 활성영역과 비활성영역으로 정의하기 위한 소자 분리막을 형성하는 단계;상기 활성영역에 웰 영역을 형성하는 단계;상기 활성영역 상에 게이트 전극을 형성하는 단계;이온 주입 공정을 실시하여 제 1 및 제 2 불순물 영역을 형성하는 단계;전체 구조 상부에 고온 산화방식을 이용하여 버퍼층용 산화막을 형성하는 단계;상기 버퍼층용 산화막 상에 스페이서용 질화막을 형성한 후 식각공정을 실시하여 상기 게이트 전극의 양측벽에 버퍼층 및 스페이서를 형성하는 단계;상기 제 1 및 제 2 불순물 영역에 소오스 및 드레인 영역을 형성하는 단계; 및전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 불순물 영역은 이온 주입 각을 7 내지 60°로 하고, 트위스트를 0내지 360°로 하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 2 불순물 영역은 20 내지 80KeV의 에너지로 형성하되, NMOS의 경우 1E12 내지 5E13atoms/cm2의 보론, BF2또는 인듐을 이용하여 형성하고, PMOS의 경우 1E12 내지 5E13atoms/cm2의 인, 비소 또는 안티몬을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼층용 산화막은 RTP 장비를 이용하여 챔버 내의 분위기를 100% 산소(O2) 분위기로 유지하는 상태에서 800 내지 1000℃의 온도로 10 내지 30초 동안 실시하되, 온도 상승속도는 20 내지 150℃/sec로 하고, 온도 하강속도는 20 내지 100℃/sec로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780637B1 (ko) * | 2005-12-06 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2001
- 2001-12-29 KR KR1020010088012A patent/KR20030057909A/ko not_active Application Discontinuation
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