KR100607356B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 방법에 관한 것으로, 보다 자세하게는 Ni 금속 층을 적층하기 위한 트랜지스터 제조 단계, 상기 트랜지스터 제조 후 Ni 금속층 증착 단계, 활성영역과 접족하는 Ni 금속 층 부분을 제 1 실리사이드화하여 제 1 실리사이드층을 형성하는 단계, 상기 Ni 금속 층 상에 Ge 이온을 이온 주입하는 단계, 상기 Ni 금속 층 상에 F 이온을 이온 주입하는 단계, 상기 Ni 금속 층을 실리사이드화 하려는 열처리 공정 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 Ni층을 소스/드레인 영역 상에 증착한 뒤 실리사이드를 형성하기 위한 어닐링 공정에서 증착된 Ni 금속 층의 응집을 방지하기 위해 F을 이온 주입하고, F 이온이 깊은 영역까지 침투하는 것을 방지하기 위해 F 이온 주입전에 Ge 이온을 소량 주입한다. 상기 공정 후 어닐링 공은 종래의 온도보다 다소 높은 온도에 진행하여 응집을 방지하는 효과가 있다.
NiSi, 실리사이드
Description
도 1a 내지 1b는 종래 기술에 의한 반도체 소자 제조 방법 단면도.
도 2a 내지 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 NiSi 실리사이드을 소스/드레인 영역 상에 형성하여 F을 이온 주입하고, 상기 F 이온이 깊은 영역까지 침투하는 것을 방지하기 위해 F 이온 주입전 Ge 이온을 소량 주입하며, 후 공정인 어닐링 공에서 종래의 온도보다 다소 높은 온도에서 진행하여 응집(agglomeration)을 방지하는 것에 관한 것이다.
반도체 소자의 성능은 셀의 크기의 축소와 함께 향상되고 있는 추세이다. 그런데, 반도체 소자의 디자인 룰(degine rule)이 0.1㎛ 이하 급으로 축소됨에 따라 제조 공정을 진행하는 데 많은 문제가 대두된다. 예를 들어, 셀의 소자 분리 문제, 0.1㎛ 이하로의 게이트 패터닝의 어려움, 소스/드레인 공정(source/drain enginerring), 콘택(contact)의 안정적 형성의 어려움, 제 1금속층(1st metal layer)의 패터닝에의 어려움 등이 있다.
반도체 소자를 제조하는 과정은 트랜지스터(transistor)의 제조가 완료되면, 금속 콘택(metal contact) 및 제 1금속층 공정을 수행하여, 금속 콘택을 통하여 반도체 기판의 활성 영역(active region)과 게이트에 전원을 공급하여 트랜지스터를 동작시키도록 하는 회로를 구성하고 있다. 상기 활성 영역과 게이트 각각 사용되고 있는 실리콘(Si) 및 다결정질 실리콘(polysilicon)은 그 자체로는 저항이 상당히 커서 트랜지스터에 전원을 공급하는 것이 용이하지 않다고 평가되고 있다. 상기 문제점을 극복하기 위해서 실리콘 및 다결정질 실리콘의 저항을 의도적으로 낮춰주기 위한 공정이 수행되고 있다. 예를 들어, 실리사이드화(silicidation) 과정이 수행되고 있다.
최근에 차세대 반도체 ULSI 공정에 적합한 실리사이드 물질로 니켈모노실리사이드(NiSi: 이하 NiSi로 칭함)가 새롭게 제안되어 연구되어 진다. NiSi는 한번의 열처리 과정만으로 14uΩ·cm의 낮은 비저항을 갖는 NiSi를 얻을 수 있고, 형성된 NiSi는 1㎛ 특징적인 크기를 갖는 좁은 폭의 폴리실리콘 게이트 위에서도 비저항의 증가가 없는 것으로 알려져 있다.
또한, NiSi는 열처리 시 사용되는 질소와 반응을 하지 않을 뿐만 아니라 증착된 거의 대부분의 Ni은 Si과 반응하여 NiSi을 형성하기 때문에 반응 시 소비되는 Si의 양을 정확히 조절할 수가 있다. 더욱이 일정 두께의 NiSi을 형성시키는데 소 비되는 Si의 양이 다른 실리사이드, 특히 가장 널리 사용되어지고 있는 CoSi2 보다 훨씬 적다는 매우 큰 장점을 가지고 있기 때문에 차세대 ULSI 소자에 매우 적합한 실리사이드라고 말할 수 있다.
도 1a 내지 1b는 종래 기술에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(10)의 소정 영역에 소자분리막(도시안됨)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(13)을 갖는 반도체 기판(10)의 전면 상에 게이트 도전막(gate conductive layer)을 형성한다. 상기 게이트 도전막(15)은 N형의 불순물 또는 P형의 불순물로 도우핑된 실리콘막으로 형성할 수 있다. 상기 게이트 도전막(15)을 패터닝하여 상기 게이트 절연막(13)의 소정영역 상에 게이트 패턴, 즉 게이트 전극을 형성한다. 상기 게이트 패턴 및 소자 분리막을 이온 주입 마스크들로 사용하여 상기 활성영역 내에 스페이서 막(12, 14)을 마스크로 이용 제 1불순물 이온들을 주입하여 LDD(Lightly Doped Drain) 영역(16)을 형성한다.
다음, 상기 LDD 영역(16)을 갖는 반도체 기판(10)의 전면 상에 절연성 스페이서(insulating spacer layer, 12, 14)를 형성한다. 상기 스페이서(12, 14)는 실리콘 산화막 및 실리콘 질화막을 차례로 적층시켜 형성한다. 상기 게이트 패턴(15), 스페이서(12, 14), 소자분리막을 이온 주입 마스크로 사용하여 상기 활성영역 내에 제 2불순물 이온들을 주입하여 소오스/드레인(source/drain) 영역(11)을 형성한다.
다음, 상기 제 2불순물 이온 주입된 반도체 기판(11)을 사전 열처리하여 상 기 소오스/드레인 영역(11)들 및 상기 게이트 패턴(15)내의 불순물들을 활성화 시킨다.
도 1b에 도시된 바와 같이 상기 사전 열처리 공정이 진행된 반도체 기판(10)상에 실리사이드화 저지막(silicidation blocking layer,17)을 형성한다. 상기 실리사이드화 저지막(17)은 실리콘 산화막 및 질화막을 차례로 적층시키고, 535℃ 내지 825℃의 온도에서 CVD증착을 이용한다.
다음, 상기 실리사이드화 저지막(17)을 갖는 반도체 기판(10)을 후 열처리하여(post-annealing) 상기 게이트 패턴(15), LDD 영역(16) 및 소스/드레인 영역(11) 내의 불순물을 재활성화시킨다. 상기 후 열처리 공정은 830℃ 내지 1150℃의 온도에서 실시되며, 질소 가스 분위기의 공정으로 실시할 수 있다.
금속 실리사이드막으로 코발트 실리사이드 막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 상기 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다. 그러나, 상기 전극의 폭이 약 0.1㎛보다 작은 경우에, 응집이라고 알려진 현성에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다.
니켈 살리사이드 기술이 초고집적 반도체소자의 고성능 트랜지스터에 적합하기 때문에 기술에 대한 연구는 지속적으로 요구되고 있다. 니켈 살리사이드 기술은 니켈 실리사이드막을 형성하기 위한 실리사이드화 온도 및 후속 열공정 온도는 상기 니켈 실리사이드막의 상변이에 직접적인 영향을 준다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, NiSi 실리사이드을 형성하여 F 이온을 주입전에 Ge 이온을 소량 주입하여, 상기 F 이온이 깊은 영역까지 침투하는 것을 방지하도록 한다. 후 공정인 어닐링 공정에서 종래의 온도보다 다소 높은 온도로 진행하므로써 응집 방지를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 Ni 금속 층을 적층하기 위한 트랜지스터 제조 단계, 상기 트랜지스터 제조 후 Ni 금속층 증착 단계, 활성영역과 접족하는 Ni 금속 층 부분을 제 1 실리사이드화하여 제 1 실리사이드층을 형성하는 단계, 상기 Ni 금속 층 상에 Ge 이온을 이온 주입하는 단계, 상기 Ni 금속 층 상에 F 이온을 이온 주입하는 단계, 상기 Ni 금속 층을 실리사이드화 하려는 열처리 공정 단계로 이루어진 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
반도체 소자는 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 트렌지 스터는 점점 스케일 다운되고 있다. 그 결과, 상기 트렌지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 단채널 효과를 개선하기 위해 상기 트랜지스터의 소스/드레인 영역의 접합깊이(juction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 상기 게이트 전극의 저항은 물론 상기 게이트 커패시턴스가 증가한다.
상기 소스/드레인 영역은 얕은 접합깊이를 가지므로 그것의 면저항(sheet resistance)이 증가한다. 상기 단채널 트랜지스터의 구동능력(drivablity)이 저하된다. 이에 따라, 상기 고집적 반도체 소자에 적합한 고성능 트랜지스터를 구현하기 위하여 필요한 저항 문제 해결을 위해 실리사이드 기술이 널리 사용되고 있다.
상기 실리사이드 기술은 상기 게이트 전극 및 소스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술이다.
도 2a 내지 2d는 본 발명에 의한 반도체 소자 제조 방법 단면도이다.
먼저, 도 2a에 도시된 바와 같이 트랜지스터를 형성한다. 트랜지스터 형성은 반도체 기판(20)에 활성 영역을 설정하는 소자 분리 영역(도시안됨)을 형성한다. 상기 활성 영역 상에 게이트 산화층(23)을 형성하고, 게이트 산화층 상에 도전 물질, 예컨대 도전성 다결정질 실리콘층을 증착하여 게이트층을 형성한다. 사진 식각 공정등을 이용하여 하드 마스크를 식각 마스크로 이용하여 게이트 층을 패터닝하여 폴리실리콘 게이트(25)를 형성한다. 상기 폴리실리콘 게이트(25) 측부에 스페이서(22,24)를 실리콘 질화물로 형성한다. 상기 스페이서(22,24)는 필요에 따라 다층으로 형성될 수 있으며, 실리콘 질화물층들 사이에 중간 온도 산화물(MTO : Mid Temperature Oxide)층이 도입되는 구조로 형성될 수 있다. 상기 스페이서(22,24)를 형성한 후에, 게이트(25)에 인접한 반도체 기판(20)의 활성 영역에는 트랜지스터의 소스/드레인 영역(21)이 LDD(26) 구조 등으로 형성되어 트랜지스터가 완성된다. 상기 소스/드레인 영역은 이온 주입 과정을 통해서 형성된다.
다음, 도 2b에 도시된 바와 같이 실리사이드층(27) 형성된 트랜지스터 단면도이다. 상기 게이트 스페이서(22,24)를 형성한 후, 소스/드레인 영역(21)에 접촉하는 Ni 금속 층을 증착한다. 상기 Ni 금속 층은 200Å 두께로 증착한다. 상기 공정 후 실리사이드화 과정을 수행하여 활성영역과 접족하는 Ni 금속 층 부분을 제 1 실리사이드화하여 제 1 실리사이드층(27)을 형성한다. 상기 제 1 실리사이드층(27)은 소스/드레인 영역(21)을 이루는 활성영역 부분의 상대적으로 높은 저항을 보상하여 전체적으로 저항을 낮추는 역할을 한다. 상기 소스/드레인 영역(21)으로 전원 공급이 보다 낮은 저항 조건에서 보다 안정적으로 유도된다.
다음, 도 2c에 도시된 바와 같이 Ge이온을 이온 주입한다. 상기 Ge 이온 주입시 도즈량은 1E14/㎠ 내지 5E14/㎠ 이다. 상기 이온 주입시 이온 주입 에너지는 30keV 내지 50keV 로 Ge 이온이 Ni 금속층에 주로 위치할 수 있도록 한다.
다음, 도 2d에 도시된 바와 같이 F이온을 이온 주입한다. 상기 F 이온 주입시 도즈량은 1E15/㎠ 내지 5E15/㎠ 이다. 상기 이온 주입시 이온 주입 에너지는 10keV 내지 15keV 로 F 이온이 Ni 금속층에 주로 위치할 수 있도록 한다.
다음, 상기 공정 완료 후 어닐링 공정을 실시한다. 어닐링 공정은 600℃ 내지 700℃에서 20분동안 진행한다.
상술한 본 발명 실시예는 NiSi 실리사이드의 형성 방법에 관한 것으로 Ni 층를 소스/드레인 영역 상에 증착한뒤 실리사이드를 형성하기 위한 어닐링 공정에서 증착된 Ni 금속 층의 응집을 방지하기 위해 F 이온 주입하는 방법이다. 더불어 F 이온이 깊은 영역까지 침투하는 것을 방지하기 위해 F 이온 주입전에 Ge 이온을 소량 주입한다. 후 공정인 어닐링 공에서 종래의 온도보다 다소 높은 온도에서 진행하므로써 응집을 방지할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자 제조 방법은 Ni층을 소스/드레인 영역 상에 증착한 뒤 실리사이드를 형성하기 위한 어닐링 공정에서 증착된 Ni 금속 층의 응집을 방지하기 위해 F을 이온 주입하고, F 이온이 깊은 영역까지 침투하는 것을 방지하기 위해 F 이온 주입전에 Ge 이온을 소량 주입한다. 상기 공정 후 어닐링 공은 종래의 온도보다 다소 높은 온도에 진행하여 응집을 방지하는 효과가 있다.
Claims (5)
- 반도체 소자 제조 방법에 있어서,(가) Ni 금속층을 적층하기 위한 트랜지스터 제조 단계;(나) 상기 트랜지스터 제조 후 Ni 금속 층 증착 단계;(다) 활성영역과 접족하는 Ni 금속 층 부분을 제 1 실리사이드화하여 제 1 실리사이드층을 형성하는 단계;(라) 상기 Ni 금속층 상에 Ge 이온을 이온 주입하는 단계;(마) 상기 Ni 금속층 상에 F 이온을 이온 주입하는 단계; 및(바) 상기 Ni 금속층을 실리사이드화 하려는 열처리 공정 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (나) 단계의 Ni 금속층을 200Å으로 증착 하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (라) 단계의 Ge 이온 주입 시 도즈량은 1E14/㎠ 내지 5E14/㎠으로 하고, 이온 주입 에너지는 30keV 내지 50keV 임을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (마) 단계의 F 이온 주입 시 도즈량은 1E15/㎠ 내지 5E15/㎠으로 하고, 이온 주입 에너지는 10keV 내지 15keV 임을 특징으로 하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 (바) 단계의 열처리 공정을 600℃ 내지 700℃의 온도, 시간은 20분임을 특징으로 하는 반도체 소자 제조 방법.
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Patent Citations (1)
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