KR20040008631A - 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 필드영역과 활성영역의 경계부분에서 실리사이드 침투로 인한 누설전류 발생을 억제하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판에 필드산화막을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 반도체기판내에 LDD 접합을 형성하는 단계, 상기 게이트전극의 양측벽에 이중 스페이서를 형성하는 단계, 상기 반도체기판내에 상기 이중스페이서에 정렬되는 소스/드레인접합을 형성하는 단계, 상기 반도체기판의 전면에 희생막을 형성하는 단계, 상기 필드산화막의 전영역과 상기 필드산화막의 모서리부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 희생막을 식각하는 단계, 및 상기 식각된 희생막에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 금속실리사이드막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 CMOS 소자의 제조 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
또한, 반도체소자가 고집적화됨에 따라 트랜지스터의 소스와 드레인의 간격이 좁아지고, 채널길이도 작아지게 되었다. 또한 0.13㎛/0.1㎛ 이하의 소자를 제조하기 위해서는 소스/드레인의 접합깊이가 1000Å 이하로 더 낮아지게 되었다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 소자간 분리를 위한 필드산화막(12)을 형서한 후, 반도체기판(11)의 선택된 영역상에 게이트산화막(13), 게이트전극(14)을 순차적으로 형성한다. 이 때, 게이트전극(14)은 폴리실리콘이다.
계속해서, 게이트전극(14)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(11)에 LDD(Lightly Doped Drain) 접합(15)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(14)의 양측벽에 접하는 측벽스페이서(16)를 형성한다.
그리고, 게이트전극(14) 및 스페이서(16)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 접합(15)에 접속되는 소스/드레인접합(17)을 형성한다.
다음으로, 전면에 티타늄 등의 금속막을 증착 및 열처리하여 금속실리사이드막(18)을 형성한다. 이때, 금속실리사이드막(18)은, 측벽스페이서(16)를 제외한 게이트전극(14)의 상면과 소스/드레인접합(17)의 상면에만 형성된다.
다음으로, 미반응 금속막을 제거한다.
도 2는 도 1의 소스/드레인접합의 확대도로서, 고집적화에 따라 소스/드레인접합(17)의 폭이 좁아지고 소스/드레인접합(17)의 접합깊이가 얕아지면서 금속실리사이드막(18) 형성시 필드산화막과 접촉되는 부분에서 비정상적으로 형성되어 두께가 증가하게 된다. 더욱이, 얕은 소스/드레인접합(17)으로 인해 필드산화막(12)과 활성영역의 경계 부분에서 금속실리사이드막의 두께 증가는 더욱 심각하게 발생된다.
상술한 바와 같이 필드산화막(12)의 에지부분에서 금속실리사이드막(18)의 두께가 비정상적으로 증가하는 현상을 실리사이드 침투(silicide penetration)(19)라고 하는데, 이로 인해 금속실리사이드막(18)이 반도체기판(11)과 직접 접촉하는현상이 발생한다.
이처럼 금속실리사이드막(18)이 직접 반도체기판(11)과 접촉하게 되면, 드레인 전극에 전압을 인가하는 경우 누설전류가 발생되는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 필드영역과 활성영역의 경계부분에서 실리사이드 침투로 인한 누설전류 발생을 억제하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면,
도 2는 종래기술에 따른 실리사이드 침투 현상을 도시한 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
26 : 할로이온주입영역 27 : LDD 접합
28 : L자형 산화막스페이서 29 : 돔형 질화막스페이서
31 : 소스/드레인접합 32a : 희생막
34 : 금속막 35 : 티타늄나이트라이드막
36 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판에 필드산화막을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 반도체기판내에 LDD 접합을 형성하는 단계, 상기 게이트전극의 양측벽에 이중 스페이서를 형성하는 단계, 상기 반도체기판내에 상기 이중스페이서에 정렬되는 소스/드레인접합을 형성하는 단계, 상기 반도체기판의 전면에 희생막을 형성하는 단계, 상기 필드산화막의 전영역과 상기 필드산화막의 모서리부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 희생막을 식각하는 단계, 및 상기 식각된 희생막에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 금속실리사이드막을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shallow Trench Isolation) 법을 이용하여 소자간 분리를 위한 필드산화막(22)을 형성한다. 이때, 필드산화막(22)을 형성하는 과정은, 먼저 반도체기판(21)을 3500±300Å 깊이로 식각하여 트렌치(trench)를 형성한 후, 트렌치에 실리콘산화막(SiO2)과 같은 산화물을 증착하고 화학적기계적연마(CMP)를 통해 트렌치에 매립되는 필드산화막(22)을 형성한다. 여기서, 필드산화막(22)의 깊이는 3500±300Å이고, 폭은 3000Å이다.
다음으로, 반도체기판(21)상에 게이트산화막(23)을 형성한 후, 게이트산화막(23)상에 게이트전극(24)을 형성한다. 이때, 게이트전극(24)은 통상적으로 폴리실리콘막을 이용하며, 게이트산화막(23)은 반도체기판(21)을 열산화시켜 형성한 실리콘산화막을 이용한다.
계속해서, 반도체기판(21)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(22)을 덮고 활성영역을 노출시키는 제1 마스크(25)를 형성한 후, 제1 마스크(25)와 게이트전극(24)을 이온주입마스크로 이용한 할로(HALO) 이온의 이온주입을 통해 반도체기판(21)내에 할로이온주입영역(26)을 형성한다. 연속해서저농도 불순물을 이온주입하여 LDD 접합(27)을 형성한다.
이때, 할로이온의 이온주입은11B을 10keV∼40keV의 이온주입에너지와 2×1013∼4×1013atoms/cm2의 주입량으로 주입하되, 23°∼45°의 틸트각(tilt angle)을 주면서 진행하여 게이트전극(24)의 모서리 부분으로 침투한 형태를 갖도록 한다. 그리고, LDD 접합(27)을 형성하기 위한 이온주입은,75As을 1keV∼5keV의 이온주입에너지와 1×1014∼5×1014atoms/cm2의 주입량으로 주입하되, 틸트각없이 수직으로 주입한다.
도 3b에 도시된 바와 같이, 제1 마스크(25)를 제거한 후, 게이트전극(24)을 포함한 전면에 HLD(High temperature Low pressure Deposition) 산화막과 질화막을 각각 100Å, 800Å 두께로 증착한 후, 전면 식각과정을 통해 게이트전극(24)의 양측벽에 접하는 이중스페이서를 형성한다. 이때, 이중 스페이서라 함은 HLD 산화막으로 이루어진 L자형 산화막스페이서(28)와 L자형 산화막스페이서(28)에 접하는 돔(dome)형 질화막스페이서(29)를 일컫는다.
이와 같이, 이중 스페이서를 형성하면, 핫캐리어효과를 방지하는 효과가 증대된다.
다음으로, 이중 스페이서가 형성된 반도체기판(21)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(22)을 덮고 활성영역을 노출시키는 제2 마스크(30)를 형성한다.
계속해서, 제2 마스크(30), 게이트전극(24) 및 이중 스페이서를 이온주입마스크로 이용한 고농도 불순물의 이온주입을 통해 LDD 접합(26)에 접속되는 소스/드레인접합(31)을 형성한다.
이때, 소스/드레인접합(31)을 형성하기 위한 이온주입 과정은, 비소(As) 이온을 1keV∼5keV의 이온주입에너지와 1×1015∼3×1015atoms/cm2의 주입량으로 주입한다.
한편, 소스/드레인접합(31)을 형성하는 이온주입시 STI 모서리 효과(STI edge effect)로 인해 필드산화막(22)에 인접할수록 소스/드레인접합(31)은 그 깊이가 얕아진다.
도 3c에 도시된 바와 같이, 제2 마스크(30)을 제거한 후, 소스/드레인접합(31)에 주입된 불순물의 활성화(activation)를 위한 급속열처리 과정을 진행한다. 이때, 급속열처리(Rapid Thermal Process; RTP) 과정은, 1000℃∼1100℃의 온도에서 10초∼20초동안 진행된다.
계속해서, 반도체기판(21)의 전면에 희생막(32)을 증착한다. 이때, 희생막(32)은 680℃를 유지하는 로(furnace)에서 증착한 실리콘산화막(SiO2) 또는 질화막(Nitride)이며, 그 두께는 200Å∼500Å이다.
다음으로, 희생막(32)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(22)의 전영역을 덮고 필드산화막(22)의 모서리와 접하는 활성영역의 일부분도 덮는 제3 마스크(33)를 형성한다.
도 3d에 도시된 바와 같이, 제3 마스크(33)을 식각마스크로 희생막(32)을 식각하여 필드산화막(22)의 전영역 및 필드산화막(22)의 모서리에 접하는 활성영역의 일부분상에만 희생막(32a)을 잔류시킨다.
이때, 잔류하는 희생막(32a)은 필드산화막(22)의 모서리에 접하는 활성영역의 일부분을 덮는데, 이와 같이 덮는 부분은 후속 실리사이드 공정시 실리사이드 침투가 발생되는 부분이다.
결국, 희생막(32a)을 필드산화막(22)의 모서리로부터 소스/드레인접합(31)의 일부분까지 덮도록 잔류시키므로써 필드산화막(22)의 모서리에서 실리사이드가 형성되는 것을 억제한다.
다음으로, 제3 마스크(33)를 제거한 후, 노출된 결과물 전면에 스퍼터링법(Sputtering)에 의해 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 그룹중에서 선택된 하나의 금속막(34)을 100Å∼150Å 두께로 증착한다.
다음에, 금속막(34)상에 티타늄나이트라이드막(TiN, 35)을 200Å∼300Å 두께로 증착한다. 여기서, 티타늄나이트라이드막(35)을 금속막(34)상에 형성하는 이유는, 후속 실리사이드 형성을 위한 급속열처리 공정전에 금속막(34)이 대기 중에 노출되는 것을 방지함으로써 장시간 대기 노출에 따른 자연 산화막 형성 및 오염원의 발생으로부터 금속막(34)을 보호하기 위함이다.
그리고, 티타늄나이트라이드막(35)을 200Å∼300Å 두께로 증착하는 이유는, 300Å 보다 두꺼운 두께로 증착할 경우, 후속 제거공정시 많은 시간이 소요되는 단점이 있으며, 200Å 보다 얇은 두께로 증착하는 경우는 금속막(34)을 보호하는 효과가 저하되기 때문이다.
다음으로, 금속막(34)과 소스/드레인접합(31)의 실리콘의 반응을 유도하여 금속실리사이드막(36)을 형성하는 실리사이드 과정을 수행한다.
실리사이드 과정은, 급속열처리(RTP) 과정을 통해 이루어지는데, 급속열처리 과정은 450℃∼550℃의 온도에서 50초∼80초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다. 이때, 승온속도를 초당 40℃∼60℃으로 하는 이유는 이 범위를 벗어나는 경우에 금속실리사이드막의 균일성 및 저항특성이 나쁘기 때문이다.
상술한 실리사이드 과정을 통해 형성되는 금속실리사이드막(36)은 티타늄실리사이드막(Ti-silicide), 코발트실리사이드막(Co-silicide), 몰리브덴실리사이드막(Mo-silicide), 니켈실리사이드막(Ni-silicide) 또는 니켈합금실리사이드막(Ni alloy-silicide)이다.
한편, 희생막(32a)이 잔류하는 필드산화막(22) 모서리에 접하는 활성영역의 일부분에는 금속실리사이드막(36)이 형성되지 않고, 폴리실리콘막인 게이트전극(24)의 상면과 희생막(32a)에 의해 노출된 소스/드레인접합(31)의 상면에만 형성된다.
도 3e에 도시된 바와 같이, 실리사이드화 반응이 이루어지지 않은 미반응 금속막(34)과 티타늄나이트라이드막(35)을 제거한다. 이때, NH4OH:H2O2:H2O(1:4:20)의혼합 용액에서 진행한 후, HCl:H2O2:H2O(1:1:5)의 혼합 용액에서 진행한다.
다음으로, 금속실리사이드막(36)의 저항 감소 및 안정화를 위해 급속열처리 과정을 추가로 수행하는데, 추가 급속열처리 과정은 700℃∼800℃의 온도에서 20초∼40초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다.
결국, 추가 열처리후, 잔류하는 금속실리사이드막(36)은 소스/드레인접합(31)과 게이트전극(24)의 상면에 잔류하며, 특히 소스/드레인접합(31)의 상면에 잔류하는 금속실리사이드막(36)은 희생막(32a)에 의해 필드산화막(22)의 에지와 소정 거리(z)를 두고 이격된다.
다음으로, 희생막(32a)을 제거한다.
상술한 바와 같이, 희생막(32a)을 필드산화막(22) 모서리에서 활성영역의 경계부분까지 보호할 수 있는 부분만을 남겨두고 나머지 부분은 식각하여 제거한 후 금속실리사이드막(36)을 형성하므로써 금속실리사이드막과 반도체기판의 직접적인 접촉을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 얕은 소스/드레인접합을 갖는 고집적 반도체소자 제조 공정시 금속실리사이드막과 반도체기판의 직접적인 접촉을 방지하므로써 소자 동작시 소스/드레인접합의 접합누설전류를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 반도체기판에 필드산화막을 형성하는 단계;상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계;상기 반도체기판내에 LDD 접합을 형성하는 단계;상기 게이트전극의 양측벽에 이중 스페이서를 형성하는 단계;상기 반도체기판내에 상기 이중스페이서에 정렬되는 소스/드레인접합을 형성하는 단계;상기 반도체기판의 전면에 희생막을 형성하는 단계;상기 필드산화막의 전영역과 상기 필드산화막의 모서리부터 상기 소스/드레인접합의 일부분까지 덮는 형태로 상기 희생막을 식각하는 단계; 및상기 식각된 희생막에 의해 노출된 상기 소스/드레인접합의 나머지 부분의 상면과 상기 게이트전극의 상면에 금속실리사이드막을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 금속실리사이드막을 형성하는 단계는,상기 식각된 희생막을 포함한 전면에 금속막을 형성하는 단계;상기 금속막상에 티타늄나이트라이드막을 형성하는 단계;1차 급속열처리를 실시하여 상기 금속실리사이드막을 형성하는 단계;상기 금속실리사이드막 형성후 미반응하고 잔류하는 금속막과 상기 티타늄나이트라이드막을 제거하는 단계; 및2차 급속열처리를 실시하여 상기 티타늄실리사이드막을 안정화시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제 2 항에 있어서,상기 금속막은 티타늄, 코발트, 니켈, 몰리브덴 및 니켈합금으로 이루어진 그룹중에서 선택된 하나의 금속막인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막을 식각하는 단계는,상기 희생막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성하는 단계; 및상기 마스크를 식각마스크로 상기 희생막을 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 질화막 또는 실리콘산화막인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 200Å∼500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 이중스페이서를 형성하는 단계는,상기 게이트전극을 포함한 전면에 산화막과 질화막을 차례로 형성하는 단계; 및전면식각과정을 수행하여 상기 산화막으로 된 L자형 산화막스페이서와 상기 질화막으로 된 돔형 질화막스페이서를 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
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