KR20010084069A - 모오스 트랜지스터 형성 방법 - Google Patents

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Abstract

본 발명은 모오스(MOS) 트랜지스터 게이트 형성 방법에 관한 것으로서, 트랜지스터의 게이트 스페이서를 이중으로 형성하는 제조 방법에 관한 것이다. 트랜지스터의 게이트 패턴을 형성한 후 산소 분위기 하에서 게이트 패턴이 형성된 기판 표면을 열산화시킨 후, 화학기상증착(CVD) 실리콘 산화막을 형성한다. 그리고 스페이서를 형성하기 위해서 실리콘 질화막을 증착한 후 이방성 식각 공정을 통해서 실리콘산화막과 실리콘질화막의 이중 스페이서 구조체를 형성한다. 이러한 이중 구조의 게이트 스페이서는 게이트 패턴의 에지(edge)와 반도체 기판과의 써멀 스트레스(thermal stress)를 감소시키고 핫-캐리어(hot-carrier)의 특성을 향상시킨다.

Description

모오스 트랜지스터 형성 방법{METHOD OF FORMING MOS TRANSISTOR}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 모오스(MOS) 트랜지스터의 게이트 스페이서를 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모오스(MOS) 소자의 크기가 점점 줄어들고 있다. 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되었고 소자의 채널 길이가 줄어들면서 써멀 스트레스(thermal stress) 및 핫-캐리어 효과로 인한 소자의 노쇠화(degradation) 현상이 발생하고 있다. 핫-캐리어 효과에서 고려해야 할 중요한 특성으로는 핫-캐리어의 발생량, 핫-캐리어의 발생 위치, 그리고 핫-캐리어가 트랩(trap)되는 밀도 등이 있다. 이 중 핫-캐리어가 트랩되는 밀도는 게이트 산화막과 반도체 기판과의 계면에서의 트랩(interface trap)이 중요한 사항으로 고려되어지고 있다. 최근 들어 소자의 디자인 룰이 점점 축소됨에 따라서 자기 정렬 콘택홀을 용이하게 형성하기 위하여 게이트 스페이서로서 기존의 산화막 대신에 층간절연물로 많이 사용되는 실리콘 산화막과의 식각 선택비가 우수한 질화막 스페이서가 많이 사용되고 있다.
도 1은 종래의 스페이서가 형성된 반도체 장치 게이트 부분의 단면도이다.
도 1을 참조하여 그 형성 방법을 살펴보면, 반도체 기판(10) 상에 게이트 산화막(20a), 폴리 실리콘막(20b), 금속 실리사이드(20c), 및 캡핑막(20d)을 차례로 증착하고 사진 식각 공정을 통하여 게이트 패턴(20)을 형성한다. 상기 게이트 패턴(20)이 형성된 결과물을 열산화시켜 열산화막(30)을 형성한다. 상기 열산화막이 형성된 반도체 기판 전면에 실리콘 질화막을 증착하고 이방성 식각 공정을 통해서 실리콘 질화막 스페이서(40)를 형성한다.
그러나 실리콘 질화막 스페이서를 사용했을 경우는 기존 실리콘 산화막 스페이서 대비 실리콘 기판과의 계면에서의 트랩(interface trap)이 증가한다. 특히, 상기 열산화막(30)의 두께가 얇을수록 상기 트랩 밀도는 더욱 증가한다. 이는 실리콘 기판과 실리콘 질화막과의 격자 부정합(mis-match)에 의한 트랩과 열 팽창 계수가 달라서 생기는 스트레스로부터 유발된 트랩 때문인 것으로 알려져 있다. 따라서 상기 트랩 밀도를 감소시키기 위해서는 상기 열산화막(30)의 두께를 증가시켜야 한다. 그러나 상기 열산화막의 두께를 증가시키는 경우에는 상기 게이트 패턴(20)의 가장자리 하부에 과도한 버즈비크(bird's beak)가 형성되어 게이트 절연막(20a)의 유효두께를 증가시키는 문제점이 있다. 그리고 외부에서 반도체 소자에 전기장을 인가하면 드레인 영역의 공간전하층(space charge region)에서 핫-캐리어가 생성된다. 이러한 핫-캐리어는 게이트 산화막 등에 트랩 되어 트랜지스터의 문턱 전압(threshold voltage)을 변화시키며, 전류의 감소 현상이 나타나게 되어 소자의 특성을 열화시키고 신뢰성에 많은 문제점이 야기하게 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로서, 게이트 에지(edge) 부근의 써멀 스트레스를 감소시키고 이로 인하여 핫-캐리어 특성을 개선하는 이중 게이트 스페이서의 형성 방법을 제공함에 그 목적을 두고 있다.
도 1은 종래의 트랜지스터에서 질화막 스페이서를 보여주는 단면도;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트랜지스터 형성 과정에서 이중 스페이서(double spacer)를 형성하는 방법의 공정 단계들을 순차적으로 보여주는 단면도;
도 3은 본 발명의 실시예에 따른 모오스 트랜지스터의 핫-캐리어 라이프 타임(hot carrier life time)을 측정하여 나타낸 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
10,100 : 반도체 기판 20a,200a : 게이트 절연막
20b,200b : 폴리 실리콘막 20c,200c : 금속 실리사이드
20d,200d : 캡핑막 20,200 : 게이트 패턴
30,300 : 열산화막 400 : 스트레스 완충막
40,500a : 실리콘질화막 스페이서 400a : 스트레스 완충 라이너
600 : 이중 스페이서 500 : 실리콘 질화막
상기 목적을 달성하기 위한 본 발명의 모오스 트랜지스터 게이트 형성 방법은, 반도체기판의 소정영역 상에 절연된 게이트 패턴(insulated gate pattern)을형성하는 단계와, 상기 절연된 게이트 패턴이 형성된 결과물을 열산화시켜 상기 게이트 패턴의 측벽 및 상기 반도체기판의 표면에 열산화막을 형성하는 단계와, 상기 열산화막이 형성된 결과물 전면에 스트레스 완충막(stress buffer layer) 및 실리콘 질화막을 차례로 형성하는 단계와, 상기 실리콘 질화막 및 스트레스 완충막을 연속적으로 이방성 식각하여 상기 게이트 패턴의 측벽 상에 스트레스 완충 라이너 및 실리콘 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도 2a 내지 도 2d 및 도 3을 참조하여 상세히 설명한다.
도 2a를 참조하면, 반도체 기판(100), 예컨대 실리콘기판 상에 게이트 절연막, 폴리실리콘막, 금속 실리사이드막 및 캡핑막을 차례로 형성한다. 상기 게이트 절연막은 열산화막으로 형성하는 것이 바람직하다. 또한, 상기 금속 실리사이드막은 텅스텐 실리사이드막과 같은 내화성 금속 실리사이드막으로 형성하는 것이 바람직하고, 상기 캡핑막은 실리콘 산화막에 대하여 식각 선택비가 높은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 금속 실리사이드막을 형성하는 공정은 생략할 수도 있다. 상기 캡핑막, 금속 실리사이드막, 폴리 실리콘막 및 게이트 절연막을 연속적으로 패터닝하여 상기 반도체기판(100)의 소정영역 상에 차례로 적층된 게이트 절연막 패턴(200a), 폴리실리콘 패턴(200b), 금속 실리사이드 패턴(200c) 및 캡핑막 패턴(200d)으로 구성되는 게이트 패턴(200)을 형성한다. 이 때, 상기 게이트 패턴(200)의 양 옆의 반도체기판(100) 상에는 게이트 절연막이 잔존할 수도있다. 상기 폴리실리콘 패턴(200b) 및 상기 금속 실리사이드 패턴(200c)은 게이트 전극을 구성한다.
도 2b를 참조하면, 상기 게이트 패턴(200)이 형성된 결과물을 열산화시켜 상기 게이트 전극의 측벽 및 상기 반도체 기판(100)의 표면에 열산화막(300)을 형성한다. 상기 열산화막(300)을 형성한는 이유는 상기 게이트 패턴을 형성하기 위한 식각 공정을 실시하는 동안 반도체 기판(100)에 가해진 식각 손상(etch damage)을 치유(cure)하기 위함이다. 상기 열산화막(300)은 상기 게이트 절연막, 즉 게이트 산화막 두께와 거의 동일한 두께로 형성하는 것이 바람직하다. 이는, 상기 열산화막(300)이 상기 게이트 절연막의 두께에 비하여 상대적으로 두껍게 형성되면, 상기 게이트 패턴(200)의 가장자리 하부에 두꺼운 버즈비크(bird's beak)가 형성되어 게이트 절연막의 두께를 증가시키는 결과를 초래하기 때문이다.
도 2c를 참조하면, 상기 열산화막(300)이 형성된 결과물 전면에 스트레스 완충막(stress buffer layer:400) 및 실리콘 질화막(500)을 차례로 형성한다. 이때 상기 스트레스 완충막(400)은 화학기상증착(CVD) 실리콘 산화막 또는 고온산화막(HTO) 으로 형성하는 것이 바람직하다. 또한 스트레스 완충막(400)은 50Å 내지 100Å의 두께로 형성하고 실리콘 질화막(500)은 600Å 이상의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 실리콘 질화막(500) 및 상기 스트레스 완충막(400)을 연속적으로 이방성 식각하여 상기 게이트 패턴의 측벽 상에 스트레스 완충 라이너(400a) 및 실리콘질화막 스페이서(500a)로 이루어진 이중 스페이서(600)를 형성한다. 그 결과 게이트 패턴의 에지(edge:240a,240b)와 반도체기판과의 써멀 스트레스(thermal stress)를 감소시키고 핫-캐리어(hot-carrier)의 특성을 향상시킨다.
도 3은 본 발명의 실시예에 따른 모오스 트랜지스터의 핫-캐리어에 기인하는 라이프 타임(life time)을 측정한 그래프이다. 여기서, 가로축은 드레인에 인가되는 전압(Vds)의 역수를 나타내고 세로축은 모오스 트랜지스터의 수명을 나타낸다.
도 3을 참조하여 상세히 설명하면, 우선 상술한 모오스 트랜지스터의 형성 공정 조건을 나열하면, 상기 게이트 절연막(200a)은 60Å 두께의 열산화막, 폴리실리콘막(200b)의 두께는 800Å, 금속 실리사이드막(200c)은 1000Å 두께의 텅스텐 실리사이드막, 캡핑막(200d)은 1500Å 두께의 질화막으로 형성하였다. 그리고 상기 실리콘 산화막(300)의 두께는 50Å, 스트레스 완충막(400)의 두께는 100Å, 실리콘질화막 스페이서(500a)의 폭는 700Å을 형성하였다. 또한 채널 길이는 300nm, 소스-드레인 접합 깊이는 0.2 ㎛로 형성된 엘디디(Lightly Doped Drain: LDD) 구조이다. 상기 엘디디 구조에서 저농도 소오스-드레인 영역에는 인(phospho)을 1.42 ×1013ion/㎠로, 고농도 소오스-드레인 영역에는 비소를 3 ×1015ion/㎠로 이온주입하였다. 그리고 드레인-소스 전압(Vds)을 3.3V, 3.6V, 3.9V 및 4.2V로 인가하였고, 이 때의 게이트 전압은 각 드레인-소스 전압의 반으로 인가하였다. 또한 상기 트랜지스터의 라이프 타임 측정기준은 초기 트랜스컨덕턴스(gm)와 트랜스컨덕턴스 변화량(△gm)의 비(△gm/gm)를 백분율로 환산하여 10% 퇴화하는데 걸리는 시간으로하였다. 그 결과 본 발명의 모오스 트랜지스터 라이프 타임(1)이 종래 기술의 모오스 트랜지스터 라이프 타임(2)보다 105배 정도 개선된 것을 확인할 수가 있었다.
결과적으로, 상기 열산화막(300)을 얇게 형성할 지라도 상기 스트레스 완충 라이너(400a)에 기인하여 상기 실리콘 질화막(500a)에 의해 반도체기판(100)에 생성되는 트랩 밀도를 현저히 감소시킬 수 있었다.
상술한 바와 같이 본 발명은, 게이트 패턴과 실리콘질화막 스페이서 사이에 스트레스 완충막을 형성하여 이중 스페이서 구조체를 형성함으로써 스트레스를 감소시키고 핫-캐리어의 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체기판의 소정영역 상에 절연된 게이트 패턴(insulated gate pattern)을 형성하는 단계;
    상기 절연된 게이트 패턴이 형성된 결과물을 열산화시켜 상기 게이트 패턴의 측벽 및 상기 반도체기판의 표면에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 결과물 전면에 스트레스 완충막(stress buffer layer) 및 실리콘 질화막을 차례로 형성하는 단계; 및
    상기 실리콘 질화막 및 스트레스 완충막을 연속적으로 이방성 식각하여 상기 게이트 패턴의 측벽 상에 스트레스 완충 라이너 및 실리콘 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 스트레스 완충막은 화학기상증착(CVD) 실리콘산화막 또는 고온산화막(HTO)으로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 스트레스 완충막은 50Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
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* Cited by examiner, † Cited by third party
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