KR20040035088A - 스페이서를 갖는 게이트 전극의 형성 방법. - Google Patents
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Abstract
스페이서를 갖는 게이트 전극의 형성 방법이 개시되어 있다. 반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 게이트 구조물을 형성한다. 상기 게이트 구조물 및 기판 표면에 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 전부 산화시켜, 산화막으로 형성한다. 상기 산화막이 형성된 게이트 구조물 측면에 질화막 스페이서를 형성하여 스페이서를 갖는 게이트 전극을 형성한다. 상기 산화막에 의해 질화막 스페이서 형성시의 기판 손상을 방지할 수 있다.
Description
본 발명은 스페이서를 갖는 게이트 전극의 형성 방법에 관한 것이다. 보다 상세하게는, 게이트 구조물의 측면에 산화막 및 질화막이 형성되는 게이트 전극의형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
DRAM, SRAM, NVM을 포함하는 반도체 메모리 장치들은 하나의 셀 내에 하나 이상의 트랜지스터가 포함된다. 그리고, 상기 각 셀들에 포함되는 트랜지스터의 온/오프 특성에 의해 각 셀들을 동작시킨다. 때문에, 상기 반도체 장치들의 설계시에 상기 트랜지스터의 동작 특성은 매우 중요하게 다루어진다. 그런데, 상기 반도체 장치들이 고집적화되면서, 상기 트랜지스터의 게이트 전극의 길이(length) 및 상기 게이트 전극간의 간격이 매우 축소되고 있다. 따라서, 트랜지스터를 형성하는 공정은 상기 게이트 길이 및 간격의 축소에 따른 공정 불량을 최소화하면서, 트랜지스터의 동작 특성을 확보하는 방향으로 발전되고 있다.
이하에서는, 종래의 트랜지스터에서 게이트 전극을 형성하는 방법에 대해 간략하게 설명한다.
반도체 기판 상에 게이트 산화막, 도전막 및 질화막을 형성한다. 이어서, 상기 질화막, 도전막 및 게이트 산화막을 순차적으로 식각하여, 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴으로 이루어지는 게이트 구조물을 형성한다.
이어서, 상기 게이트 구조물을 형성하기 위한 식각 공정 시에 발생하는 표면손상을 큐어링하기 위한 리옥시데이션 공정을 수행한다.
상기 리옥시데이션 공정이 수행된 게이트 구조물의 표면 및 게이트 구조물들 사이에 노출되어 있는 기판 표면에 CVD방식에 의해 중온 산화막(MTO)을 형성한다. 상기 중온 산화막은, 후속의 질화막 스페이서 형성 공정 시에, 상기 기판 표면이 고에너지의 이온에 의해 손상되는 것을 방지하기 위하여 형성하는 막이다.
그러나, 상기 기판 손상을 방지하는 막으로서 상기 중온 산화막을 형성하는 경우에는 몇가지 문제점이 발생된다. 구체적으로, 상기 중온 산화막은 패턴이 조밀한 영역에 비해 패턴이 조밀하지 않은 영역에서 더 두껍게 막이 형성된다. 때문에, 웨이퍼의 각 영역별로 상기 형성되는 중온 산화막의 두께가 달라진다. 또한, 상기 중온 산화막은 열 산화막에 비해 막이 치밀하지 않고, 결함을 많이 포함하고 있다.
이어서, 상기 중온 산화막이 형성되어 있는 게이트 구조물의 양 측벽에 질화막 스페이서를 형성한다.
상기 스페이서를 포함하는 게이트 전극을 형성하는 또다른 방법은 일본 공개특허 평 12-156497호 및 일본 공개특허 평 09-321613호에 개시되어 있다.
일본 공개특허 평 12-156497호는 게이트 구조물의 양측벽에 제1 질화막 스페이서를 형성하고, 이어서, 상기 제1 질화막 스페이서 사이에 노출된 기판 상에 실리콘 산화막을 형성한 후, 상기 제1 질화막 스페이서 상에 제2 질화막 스페이서를 형성하는 방법이 개시되어 있다. 상기 방법에 의하면, 상기 실리콘 산화막에 의해 기판 데미지를 방지할 수 있다. 그러나, 스페이서 형성을 위한 식각 공정이 2회에 걸쳐 수행되기 때문에 공정이 복잡해지는 단점이 있다.
또한, 일본 공개특허 평 09-321613호는 게이트 전극을 형성한 이 후에, 상기 게이트 전극의 측면에 고온 산화막으로 이루어지는 측면 스페이서를 형성하는 방법이 개시되어 있다. 그러나, 상기 고온 산화막을 형성하는 과정에서 게이트 전극의 표면을 산화시켜, 게이트 전극의 저항을 증가시킬 수 있다.
따라서, 본 발명의 목적은 막이 치밀하고 결함이 작으며 기판 전면에서 균일한 두께를 갖는 열산화막을 포함하는 게이트 전극 형성 방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따라 스페이서를 갖는 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2는 인시튜 스팀 발생 장치의 개략적인 단면도이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따라 스페이서를 갖는 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 실리콘 기판 20, 60 : 게이트 구조물
22 : 제2 실리콘 질화막 24, 66 : 산화막
26, 68 : 질화막 스페이서 62 : 실리콘 산화막
64 : 실리콘 질화막
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 게이트 구조물을 형성하는 단계;
상기 게이트 구조물 및 기판 표면에 실리콘 질화막을 형성하는 단계;
상기 실리콘 질화막을 전부 산화시켜, 산화막으로 형성하는 단계; 및
상기 산화막이 형성된 게이트 구조물 측면에 질화막 스페이서를 형성하는 단계를 수행하여 스페이서를 갖는 게이트 전극을 형성한다.
상기 실리콘 질화막을 전부 산화시켜 산화막으로 형성하는 단계는, 700 내지 1200℃의 온도 및 20Torr 미만의 압력 조건하여 H2및 O2가스를 플로우하는 인시튜 스팀 발생법에 의해 수행할 수 있다.
상기 실리콘 질화막을 전부 산화시켜 형성되는 산화막은 패턴 로딩 현상이없어서 균일한 두께를 갖는다. 상기 균일한 두께를 갖는 산화막은 후속으로 진행하는 식각 공정을 수행할 때 기판의 손상을 방지한다. 그리고, 상기 산화 공정이 고온으로 진행되기 때문에, 이전에 수행된 식각 공정에 의해 발생된 기판 표면의 손상을 큐어링하는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1e는 본 발명의 제1 실시예에 따라 스페이서를 갖는 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10)상에 통상의 소자 분리 공정을 수행하여 액티브 및 필드 영역(도시 안함)을 구분한다. 이어서, 상기 기판(10)상에 게이트 산화막(12)을 약 50 내지 150Å의 두께로 형성한다. 이어서, 상기 게이트 산화막 (12)상에 n형 불순물이 도핑된 폴리실리콘을 약 1000∼1500Å의 두께로 증착하여 폴리실리콘막(14)을 형성한다. 상기 폴리실리콘막(14)상에 저항을 감소시키기 위해, 금속 실리사이드막 또는 금속막을 적층한다. 상기 폴리실리콘막(14)상에 형성되는 금속 실리사이드막은 예컨대, 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)를 포함한다. 또한, 상기 폴리실리콘막(14)상에 형성되는 금속막은 텅스텐을 포함한다. 이하에서는 상기 폴리실리콘막(14) 상에 형성되는 막이 텅스텐 실리사이드막(16)일 경우를 예를 들어 설명한다. 이어서, 상기 텅스텐 실리사이드막(16)상에 제1 실리콘 질화막(18)을 형성한다.
도 1b를 참조하면, 상기 제1 실리콘 질화막(18)상에 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴(도시안함)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 상기 제1 실리콘 질화막(18), 텅스텐 실리사이드막(16) 및 폴리실리콘막(14)을 순차적으로 식각한다. 이어서, 상기 플라즈마 에싱, 황산 스트립과 같은 공정을 수행하여 포토레지스트 패턴을 제거한다. 상기 식각 공정 이후에 수행되는 에싱 및 스트립 공정에 의해, 노출되어 있는 게이트 산화막(12)은 거의 식각된다. 따라서, 상기 공정에 의해 게이트 산화막 패턴(12a), 폴리실리콘막 패턴(14a), 텅스텐 실리사이드 패턴(16a) 및 질화막 패턴(18a)이 적층된 게이트 구조물(20)이 형성된다.
도 1c를 참조하면, 상기 게이트 구조물(20) 및 실리콘 기판(10) 상에 제2 실리콘 질화막(22)을 CVD방식으로 수 내지 수백 Å 증착한다. 상기 제2 실리콘 질화막(22)은 상기 게이트 구조물(20)에 포함되는 텅스텐 실리사이드 패턴(16a)의 산화를 방지한다. 더구나, 식각 공정에 의한 기판 손상을 큐어링하는 목적으로 수행되는 리옥시데이션 공정이 생략되므로, 상기 텅스텐 실리사이드 패턴(16a)은 거의 산화되지 않는다. 따라서, 상기 텅스텐 실리사이드 패턴(16a)이 산화되어 발생하는 대표적인 불량인, 게이트 전극의 저항 증가, 이 후에 형성되는 층간 절연막 내의 보이드 발생 및 이웃하는 콘택과의 쇼트등을 감소시킬 수 있다.
도 1d를 참조하면, 상기 제2 실리콘 질화막(22)을 전부 산화시켜, 상기 제2 실리콘 질화막(22)을 산화막(24)으로 형성한다. 상기 공정은 인시튜 스팀발생법(ISSG, In-situ Steam Generation in RTP)에 의해 수행할 수 있다.
이하에서, 상기 인시튜 스팀 발생법에 의해 산화막(24)을 형성하는 방법을 간략하게 설명한다.
도 2는 인시튜 스팀 발생 장치의 개략적인 단면도이다.
챔버(100)내에, 실리콘 질화막이 표면에 형성되어 있는 실리콘 기판(W)을 로딩한다. 이 때, 상기 챔버(100)내의 압력은 약 20Torr이하로 유지한다. 그리고 상기 챔버(100)내의 온도는 700 내지 1200℃를 유지한다. 상기 챔버(100)내의 온도는 상기 챔버(100)의 상단에 구비되는 램프(102)에 의해 조절된다. 따라서, 상기 챔버 (100)내에 로딩되어 있는 실리콘 기판(W)의 온도도 약 700 내지 1200℃가 된다.
이어서, 상기 챔버(100) 내에 수소 가스(H2)와 산소(O2)가스(104)를 1: 5 내지 1 : 20의 비로 챔버 내에 유입한다. 상기 유입된 수소 가스 및 산소 가스는 상기 실리콘 질화막이 형성되어 있는 기판(W) 표면에 H2O, O, 및 OH기를 생성시킨다. 이로 인해, 상기 기판(W) 표면의 실리콘 질화막이 산화되어, 산화막으로 형성된다.
상기 방법에 의해 형성되는 산화막(24)은 패턴 로딩이 발생하지 않기 때문에, 상기 게이트 구조물(20)의 표면 및 실리콘 기판(10)의 표면에 균일하게 형성된다. 또한, 상기 산화막(24)은 종래의 MTO막에 비해 막의 치밀하고, 막 내의 결함이 작다. 상기 산화막(24)은 후속의 질화막 스페이서 형성 공정 시에 기판의 손상을 방지한다. 그런데, 상기 산화막(24)이 패턴 로딩 없이 균일하게 형성되어 있기 때문에, 기판(10)의 각 영역별로 취약한 부분 없이 기판(10)의 표면 손상을 최소화할수 있다. 또한, 상기 공정은 700 내지 1200℃의 고온으로 수행하기 때문에, 게이트 구조물(20) 형성을 위해 수행된 식각 공정에 의해 손상된 기판을 큐어링하는 효과가 있다.
도 1e를 참조하면, 상기 산화막(24)이 형성된 게이트 구조물(20) 측면 및 기판(10) 표면에 제3 실리콘 질화막을 형성한다. 이어서, 상기 제3 실리콘 질화막을 이방성 식각하여, 상기 산화막(24)이 형성된 게이트 구조물(20) 측면에 질화막 스페이서(26)를 형성한다.
상기 설명한 방법에 의해 공정을 수행함으로서, 기판 손상 및 보이드 발생을 최소화하면서 게이트 전극을 형성할 수 있다.
실시예 2
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따라 스페이서를 갖는 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 제2 실시예는 식각 공정에 의한 기판 손상을 큐어링하기 위한 리옥시데이션 공정을 더 수행하는 것을 제외하고는 상기 제1 실시예와 동일하다.
도 3a를 참조하면, 실리콘 기판(50) 상에 통상의 소자 분리 공정을 수행하여 액티브 및 필드 영역을 구분한다. 상기 기판(50) 상에 게이트 산화막, 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성한다. 상기 금속 실리사이드막은 예컨대, 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 또는 탄탈륨 실리사이드(TaSix)를 포함한다. 상기 폴리실리콘막 상에는 상기 금속 실리사이드막대신 금속막을 형성할 수도 있다. 이하에서는 상기 폴리실리콘막 상에 형성되는 막이 텅스텐 실리사이드막일 경우를 예를 들어 설명한다. 상기 텅스텐 실리사이드막 상에 실리콘 질화막을 형성한다.
이어서, 상기 실리콘 질화막, 텅스텐 실리사이드막 및 폴리실리콘막의 소정 부위를 순차적으로 식각하여, 게이트 산화막 패턴(52), 폴리실리콘막 패턴(54), 텅스텐 실리사이드 패턴(56) 및 질화막 패턴(58)이 적층된 게이트 구조물(60)을 형성한다.
도 3b를 참조하면, 상기 게이트 구조물(60)을 형성하기 위한 식각 공정을 수행하면서 고에너지의 이온 충격에 의해 야기되는 기판 손상을 큐어링하기 위한 리옥시데이션을 수행한다. 상기 리옥시데이션 공정은 600 내지 1000℃의 온도 및 20 내지 760Torr의 압력 조건을 갖는 반응기에서 산소 또는 수증기를 포함하는 산화제를 유입하여 수행한다. 상기 공정에 의해 실리콘 기판(50) 및 폴리실리콘 패턴(54)의 표면이 산화되어 약 30 내지 200Å의 얇은 두께로 실리콘 산화막(62)이 형성된다.
만일, 상기 폴리실리콘 패턴(54)상에 텅스텐 실리사이드 패턴(56) 대신 텅스텐 패턴이 형성되어 있는 경우에는, 상기 텅스텐 패턴은 산화가 거의 되지 않으면서 상기 실리콘 기판(50) 및 폴리실리콘 패턴(54)의 표면만이 산화되도록 하는 선택적 산화(selective oxidation)공정을 수행한다. 상기 선택적 산화 공정은 식각 공정을 수행하면서 고에너지의 이온 충격에 의해 야기되는 기판 손상을 큐어링하기 위해 수행된다. 그런데, 상기 기판을 큐어링하는 공정 중에 텅스텐 패턴이 산화되면, 저항 증가 및 이웃하는 패턴과의 브릿지 등의 불량이 발생되므로 상기 텅스텐 패턴은 거의 산화되지 않도록 선택적 산화 공정을 수행하는 것이다. 상기 선택적 산화 공정은 상기 산소 또는 수증기를 포함하는 산화제와 상기 텅스텐 패턴의 산화를 방지하기 위한 수소(H)를 동시에 반응기 내에 유입하여 수행한다. 상기 수소는 산화 텅스텐(WOx)과 반응하여 수증기 등으로 환원되므로, 상기 텅스텐 패턴의 산화를 방지한다.
도 3c를 참조하면, 상기 리옥시데이션 공정이 수행된 게이트 구조물(60) 및 실리콘 기판(50)상에 실리콘 질화막(64)을 CVD방식으로 수 내지 수백 Å 증착한다.
도 3d를 참조하면, 상기 실리콘 질화막(64)을 전부 산화시켜, 상기 실리콘 질화막(64)을 산화막(66)으로 형성한다. 상기 공정은 인시튜 스팀 발생법에 의해 수행할 수 있다. 상기 방법에 의해 형성되는 산화막(66)은 패턴 로딩이 발생하지 않기 때문에, 전면에 균일한 두께로 형성된다. 또한, 상기 산화막(66)은 종래의 MTO막에 비해 막의 치밀하고, 막 내의 결함이 작다. 상기 산화막(66)은 후속의 질화막 스페이서(68)을 형성하는 공정을 수행할 때 기판(50)이 손상되는 것을 방지한다. 그런데, 상기 산화막(66)이 패턴 로딩 없이 균일하게 형성되어 있기 때문에, 상기 질화막 스페이서(68)의 형성 공정 시에, 기판(50)의 각 영역별로 취약한 부분 없이 기판(50)의 표면 손상을 최소화할 수 있다.
도 3e를 참조하면, 상기 산화막(66)이 형성된 게이트 구조물(60) 측면 및 기판(50) 표면에 질화막을 형성한다. 이어서, 상기 질화막을 이방성 식각하여, 상기 산화막(66)이 형성된 게이트 구조물(60) 측면에 질화막 스페이서(68)를 형성한다.
상기 설명한 방법에 의해 공정을 수행함으로서, 기판 손상 및 보이드 발생을 최소화하면서 게이트 전극을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 식각 공정에 의한 기판 손상을 방지하면서 게이트 전극을 형성할 수 있다. 때문에, 게이트 전극 형성 공정 시에 발생하는 불량이 최소화되어, 수율 증가 및 신뢰성 향상의 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- i)반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 게이트 구조물을 형성하는 단계;ii)상기 게이트 구조물 및 기판 표면에 실리콘 질화막을 형성하는 단계;iii)상기 실리콘 질화막을 전부 산화시켜, 산화막으로 형성하는 단계; 및iv)상기 산화막이 형성된 게이트 구조물 측면에 질화막 스페이서를 형성하는 단계를 수행하는 것을 특징으로 하는 스페이서를 포함하는 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 실리콘 질화막은 수 내지 수백Å의 두께로 형성하는 것을 특징으로 하는 스페이서를 포함하는 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 iii)단계는, 700 내지 1200℃의 온도 및 20Torr 미만의 압력 조건하에서 H2및 O2가스를 플로우하는 인시튜 스팀 발생법에 의해 수행하는 것을 특징으로 하는 스페이서를 포함하는 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 i)공정을 수행한 이 후에, 상기 게이트 구조물의 형성시에 상기 반도체 기판 및 도전막 패턴의 측벽의 손상을 큐어링하는 리옥시데이션(re-oxidation)공정을 더 수행하는 것을 특징으로 하는 스페이서를 포함하는 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 도전막 패턴은 폴리실리콘막, 금속 실리사이드막, 금속막 및 이들의 복합막으로 이루어진 그룹에서 선택된 막으로 형성되는 것을 특징으로 하는 스페이서를 포함하는 게이트 전극 형성 방법.
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