KR100996367B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 게이트들 사이에 발생하는 간섭 전하를 줄일 수 있는 반도체 소자에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며, 도전막 및 텅스텐막이 적층되어 형성된 게이트들, 도전막의 측벽보다 돌출되게 상기 텅스텐막의 측벽에 형성된 제1 측벽 산화막, 및 도전막 사이에 공기가 채워진 상태에서 도전막 사이의 공간을 차폐하며, 텅스텐막 사이의 공간을 매립하는 보조 절연막을 포함한다.
간섭 현상, 고집적화, 게이트, 측벽 산화막

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로 특히, 게이트들 사이의 발생하는 간섭 전하를 줄일 수 있는 반도체 소자에 관한 것이다.
반도체 소자는 다수의 셀 어레이를 포함하며, 각각의 셀은 이들에 접속된 신호 라인을 통해 신호를 인가받아 동작한다. 상술한 신호 라인간 간격은 반도체 소자가 고집적화되면서 좁아지고 있으며, 이에 따라 신호 라인간 간섭 현상이 심화되고 있다.
플래시 메모리 소자를 예로 들면, 플래시 메모리 소자의 셀 어레이는 스트링 구조를 포함한다. 스트링 구조는 비트라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 이러한 스트링 구조는 평행하게 형성되며, 소자 분리막을 경계로 전기적으로 격리되어 다수 개가 형성된다. 평행하게 형성된 스트링 구조들 내에 서, 드레인 셀렉트 트랜지스터들의 게이트들이 연결되어 드레인 셀렉트 라인이 되고, 소스 셀렉트 트랜지스터들의 게이트들이 연결되어 소스 셀렉트 라인이 되고, 메모리 셀들의 게이트들이 평행하게 연결되어 각각 워드라인들이 된다. 드레인 셀렉트 라인, 워드 라인 및 소스 셀렉트 라인에 의해 연결되는 게이트는 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 스택(stack)형 구조로 형성된다. 이러한 스택형 게이트는 게이트 절연막을 사이에 두고 반도체 기판의 상부에 형성된다. 또한 스택형 게이트 중 평행하게 형성된 스트링 구조의 컨트롤 게이트가 연결되어 게이트 라인이 된다. 게이트 라인 은 드레인 셀렉트 트랜지스터의 컨트롤 게이트가 연결된 드레인 셀렉트 라인, 메모리 셀 들의 컨트롤 게이트가 연결된 워드 라인 및 소스 셀렉트의 컨트롤 게이트가 연결된 소스 셀렉트 라인을 포함한다. 여기서, 드레인 셀렉트 라인 및 소스 셀렉트 라인은 유전체막에 형성된 콘택홀을 통해 플로팅 게이트에 전기적으로 연결된다.
상술한 구조의 게이트 라인의 형성 후, 게이트 라인이 형성된 반도체 기판의 상부에 산화막 등의 절연막이 형성되어 게이트 사이의 공간을 매립한다. 상술한 절연막은 유전막으로써 전압이 가해지면 게이트 사이에 간섭 전하를 발생시켜 소자의 전기적 특성을 열화시키는 원인이 된다. 특히, 소자의 집적도 향상과 선폭 감소로 인하여 간섭 전하의 영향이 증대되고 있으므로 간섭 전하를 감소시킬 수 있는 방안이 요구된다.
본 발명은 게이트들 사이에 발생하는 간섭 전하를 줄일 수 있는 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며, 도전막 및 텅스텐막이 적층되어 형성된 게이트들, 도전막의 측벽보다 돌출되게 상기 텅스텐막의 측벽에 형성된 제1 측벽 산화막, 및 도전막 사이에 공기가 채워진 상태에서 도전막 사이의 공간을 차폐하며, 텅스텐막 사이의 공간을 매립하는 보조 절연막을 포함한다.
게이트는 상기 게이트 절연막 및 상기 도전막 사이에 적층된 전하 저장막 및 유전체막을 더 포함한다.
도전막은 폴리 실리콘으로 형성된다.
텅스텐막의 폭은 도전막의 폭보다 좁게 형성된다.
본 발명에 따른 반도체 소자는 제1 측벽 산화막보다 좁은 폭으로 도전막의 측벽에 형성된 제2 측벽 산화막을 포함한다.
제1 측벽 산화막은 상기 제2 측벽 산화막보다 돌출되게 형성된다.
제1 측벽 산화막은 텅스텐 산화막(WO3)으로 형성된다.
본 발명은 게이트들 상부에 형성된 도전막의 측벽이 부피 팽창하며 산화될 수 있도록 하여 게이트들 하부의 간격보다 좁은 간격을 정의하는 측벽 산화막을 게이트들 상부의 측벽에 형성한다. 그 결과 후속 공정에서 증착되는 보조 절연막은 게이트들 하부 사이의 공간을 매립하기 전 게이트들 상부 사이의 공간을 먼저 매립하여 게이트들 하부 사이의 공간에 공기가 채워진 상태에서 게이트들 하부 사이의 공간을 차폐할 수 있다. 이로서, 본 발명은 게이트들 사이의 공간에 절연물이 형성되는 것을 줄일 수 있고, 유전율이 작은 공기가 채워질 수 있도록 함으로써 게이트들 사이에 발생하는 간섭 현상을 줄일 수 있으므로 반도체 소자의 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그의 제조방법을 순차적으로 설명하기 위한 단면도들이다. 이하의 도면에서는 플래시 메모리 소자의 제조방법을 예로 들어 도시하였으나, 본 발명은 플래시 메모리 소자에 한정되는 것이 아니라 공지의 어떠한 반도체 소자에도 적용될 수 있다. 또한, 이하의 도면은 게이트 라인에 교차하는 방향으로 절취한 것이며, 게이트 라인 중 워드 라인이 형성된 부분을 도시한 것이다.
도 1a를 참조하면, 소자 분리 영역에 소자 분리 구조(미도시)가 형성되고, 활성 영역에 형성된 게이트 절연막(103)의 상부에 게이트들이 형성된 반도체 기판(101)이 제공된다. 플래시 메모리 소자에서 게이트들은 전하 저장막(105), 유전체막(107), 제1 도전막(109) 및 제2 도전막(111)이 적층되어 형성되고, 제2 도전막(111)의 상부에 게이트 하드 마스크 패턴(113)이 잔여할 수 있다. 이하, 소자 분리 구조 및 게이트들을 형성하는 방법에 대해 보다 상세히 설명한다.
먼저, 반도체 기판(101) 상에 게이트 절연막(103), 전하 저장막(105) 및 소자 분리 하드 마스크(미도시)를 순차적으로 형성한다. 게이트 절연막(103)은 산화막을 이용하여 형성할 수 있고, 전하 저장막(105)은 플로팅 게이트용 도전막으로서 폴리 실리콘을 이용하여 형성할 수 있다. 그리고, 소자 분리 하드 마스크는 소자 분리 영역을 노출시키는 패턴으로 형성된다. 이어서, 소자 분리 하드 마스크를 식각 마스크로 사용하는 식각 공정으로 소자 분리 영역의 전하 저장막(105), 게이트 절연막(103) 및 반도체 기판(101)을 식각한다. 이로써, 소자 분리 영역에는 트렌치가 형성되며 트렌치가 형성되지 않은 영역은 활성 영역으로 정의된다. 트렌치와 활성 영역은 평행하게 교호적(alternately)으로 형성된다. 또한, 전하 저장막(105)은 활성 영역의 상부에만 남게 된다. 이 후, 트렌치 내부에 소자 분리막을 형성한다. 소자 분리 하드 마스크는 소자 분리막 형성 후 제거된다.
이어서 소자 분리막 및 전하 저장막(105)을 포함하는 반도체 기판(101)의 상부에 유전체막(107), 제1 도전막(109) 및 제2 도전막(111)을 적층한다. 유전체막(107)은 산화막/질화막/산화막이 적층된 구조로 형성된다. 제1 도전막(109) 및 제2 도전막(111)은 컨트롤 게이트용 도전막으로 이용된다. 이들 중 제1 도전막(109)은 폴리 실리콘막을 이용하여 형성할 수 있으며, 제2 도전막(111)은 산화시 부피가 증가될 수 있고, 컨트롤 게이트용 도전막의 저항을 낮출수 있는 물질을 이용하는 것이 바람직하다. 보다 구체적으로 제2 도전막(111)은 텅스텐(W)을 포함하는 금속막을 이용하여 형성할 수 있다. 도면에 도시하진 않았으나, 제1 도전막(109)을 형성하기 전 소스 셀렉트 라인 및 드레인 셀렉트 라인이 형성될 영역에서 전하 저장막(105)을 노출시키는 콘택홀이 유전체막(107)에 형성될 수 있다. 소스 셀렉트 라인 및 드레인 셀렉트 라인이 형성될 영역에서 유전체막(107)에 형성된 콘택홀은 전하 저장막(105)과 제1 도전막(109)이 전기적으로 연결시키기 위한 수단으로 이용될 수 있다. 또한 제2 도전막(111)의 증착 전, 제2 도전막(111)으로 이용되는 금속의 확산을 방지하기 위한 베리어 메탈이 더 증착될 수 있다. 베리어 메탈은 텅스텐 질화막(WNx), 티타늄 질화막(TiN) 등 메탈 질화막 계열을 이용하여 형성한다.
이 후, 제2 도전막(111)의 상부에 게이트 하드 마스크 패턴(113)을 형성한다. 게이트 하드 마스크 패턴(113)은 게이트 라인이 형성될 영역을 정의하는 패턴으로 형성된다. 이러한 게이트 하드 마스크 패턴(113)을 식각 마스크로 이용한 식각 공정으로 게이트 절연막(103)이 노출되도록 제2 도전막(111), 제1 도전막(109), 유전체막(107), 및 전하 저장막(105)을 식각한다. 이로써, 반도체 기판(101)의 활성 영역에 형성된 게이트 절연막(103)의 상부에는 전하 저장막(105), 유전체막(107), 제1 도전막(109) 및 제2 도전막(111)이 적층된 게이트들이 형성된다. 식각 공정 이후, 제2 도전막(111)의 상부에는 게이트 하드 마스크 패턴(113)이 제거되지 않고 잔여할 수 있다. 또한, 제2 도전막(111) 및 제1 도전막(109)은 게이트 하드 마스크 패턴(113)에 의해 정의되는 영역에서 라인 형태로 형성된다. 그리고, 게이트 하드 마스크 패턴(113)을 식각 마스크로 이용한 식각 공정 전 활성 영역 상부에 남은 전하 저장막(105)은 게이트 하드 마스크 패턴(113)을 식각 마스크로 이용한 식각 공정 후 활성 영역의 상부에서 다수의 패턴으로 분리된다.
도 1b를 참조하면, 게이트들을 형성하기 위한 식각 공정의 영향으로 전하 저장막(105), 유전체막(107), 및 제1 도전막(109)의 측벽에 발생한 손상을 제거하기 위한 산화 공정을 실시한다. 이 때, 산화 공정은 폴리 실리콘으로 이루어진 전하 저장막(105) 및 제1 도전막(109)을 선택적으로 산화시키면서, 텅스텐으로 형성된 제2 도전막(111)의 산화를 방지할 수 있는 선택적 산화 공정으로 실시된다. 이를 위해서 선택적 산화 공정은 산화된 제2 도전막을 재치환하기 위한 H2를 주입하여 실시되는 것이 바람직하다. 보다 구체적으로, 선택적 산화 공정은 O2 및 H2 또는 H2O 및 H2의 분압비를 조절하여 적정의 온도와 압력에서 실시될 수 있다. 이 때 공정 온도와 압력은 선택적 산화 공정이 플라즈마 방식으로 실시되는지, 열 산화 방식으로 실시되는지에 따라 달라질 수 있다.
선택적 산화 공정으로 전하 저장막(105), 유전체막(107), 및 제1 도전막(109)의 측벽에 제1 측벽 산화막(115)이 형성된다.
이 후, 게이트 절연막(103)의 상부에 적층된 전하 저장막(105), 유전체막(107), 제1 도전막(109) 및 제2 도전막(111)을 마스크로 이온 주입 공정을 실시하여 전하 저장막(105) 양측의 반도체 기판(101)에 접합 영역(101a)을 형성한다.
도 1c를 참조하면, 제2 도전막(111)의 측벽을 산화시켜 제2 도전막(111)의 측벽에 제2 측벽 산화막(117)을 형성한다. 제2 도전막(111)이 텅스텐으로 형성된 경우, 제2 측벽 산화막(117)은 텅스텐 산화막(WO3)이 된다. 이러한 제2 측벽 산화막(117)은 게이트들 상부 사이의 간격을 좁히기 위해 형성되는 것이므로 제1 도전막(109) 및 제1 측벽 산화막(115)의 측벽보다 돌출되도록 형성하는 것이 바람직하다. 제2 측벽 산화막(117)이 제1 도전막(109) 및 제1 측벽 산화막(115)보다 돌출되게 형성되려면, 제2 도전막(111)의 측벽을 산화시키는 공정에서 제2 도전막(111)이 산화되는 폭이 그 하부의 제1 도전막(109) 및 전하 저장막(105)이 산화되는 폭보다 넓어야 한다. 이와 같이 산화되는 폭을 제어를 위하여 제2 도전막(111)의 측벽을 산화시키는 공정을 플라즈마 방식으로 실시하는 것이 바람직하다. 보다 상세히 하면, 제2 도전막(111)의 측벽을 산화시키는 공정은 25℃ 내지 400℃의 저온에서 O2가스를 이용한 플라즈마 방식을 통해 실시되는 것이 바람직하다. 이 때, 제2 도전막(111)의 산화로 인하여 제2 도전막(111)의 폭이 감소되어 제1 도전막(109)의 폭보다 좁아진다. 이러한 제2 도전막(111)의 폭 감소에 따른 저항 증가를 고려하 여 게이트를 구성하는 제2 도전막(111)이 단선되지 않도록 제2 도전막(111)을 산화시키는 것이 바람직하다. 제2 도전막(111)의 산화시 제2 도전막(111)의 상부에 남은 게이트 하드 마스크 패턴(113)은 제2 도전막(111)의 상부가 산화되는 것을 방지한다.
도 1d를 참조하면, 저압 화학기상 증착 방식 또는 플라즈마가 포함된 화학 기상 증착 방식으로 제2 측벽 산화막(117) 사이의 간격을 매립하도록 보조 절연막(119)을 형성한다. 보조 절연막(119)은 산화막 또는 질화막 등의 절연물질을 이용하여 형성할 수 있다. 이때, 보조 절연막(119)은 제1 측벽 산화막(115) 사이를 매립하기 전 제2 측벽 산화막(117) 사이를 먼저 매립하여 제1 측벽 산화막(115) 사이가 후속 공정에서 절연물로 채워지는 것을 차단할 수 있다. 즉, 보조 절연막(119)을 통해 제1 측벽 산화막(115) 사이에 절연물이 형성되는 것을 최소화할 수 있고, 제1 측벽 산화막(115) 사이에는 유전율이 낮은 공기가 채워지게 된다. 이와 같이 보조 절연막(119)이 제1 측벽 산화막(115) 사이를 매립하기 전 제2 측벽 산화막(117) 사이를 먼저 매립할 수 있는 이유는 제2 측벽 산화막(117) 사이가 제1 측벽 산화막(115) 사이보다 좁기 때문이다. 제2 측벽 산화막(117) 사이가 제1 측벽 산화막(115) 사이보다 좁게 형성되는 것은 도 1c에서 상술한 바와 같이 제2 측벽 산화막(117)이 제1 측벽 산화막(115)보다 돌출되어 형성되기 때문에 가능하다.
도 1e를 참조하면, 보조 절연막(119) 상에 후속 공정을 위한 절연막을 형성한다. 예를 들어, 보조 절연막(119) 형성 후, 보조 절연막(119) 상에 주변 영역의 트랜지스터의 소스 및 드레인을 형성하기 위한 스페이서 산화막(121)을 형성할 수 있다. 이 때, 제1 측벽 산화막(115) 사이의 공간은 보조 절연막(119)에 의해 차폐되어 있으므로 산화막(121)은 제1 측벽 산화막(115) 사이의 공간에 추가 증착될 수 없다.
이와 같이 본 발명에서는 게이트들 상부에 형성된 제2 도전막(111)의 측벽이 부피 팽창하며 산화될 수 있도록 하여 제2 도전막(111)의 측벽에 측벽 산화막을 형성한다. 이에 따라 제2 도전막(111)의 측벽에 형성된 측벽 산화막에 의해 게이트들 하부의 간격보다 게이트들 상부의 간격이 좁아진다. 그 결과 후속 공정에서 증착되는 보조 절연막(119)은 게이트들 하부 사이의 공간을 매립하기 전 게이트들 상부 사이의 공간을 먼저 매립하여 게이트들 하부 사이의 공간에 공기가 채워진 상태에서 게이트들 하부 사이의 공간을 차폐할 수 있다. 따라서, 본 발명은 게이트들 사이의 공간에 절연물이 형성되는 것을 줄일 수 있고, 유전율이 작은 공기가 채워질 수 있도록 함으로써 게이트들 사이에 발생하는 간섭 현상을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그의 제조방법의 일례를 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 접합 영역
103 : 게이트 절연막 105 : 전하 저장막
107 : 유전체막 109 : 제1 도전막
111 : 제2 도전막 113 : 게이트 하드 마스크 패턴
115 : 제1 측벽 절연막 117 : 제2 측벽 절연막
119 : 보조 절연막 121 : 산화막

Claims (7)

  1. 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되며, 도전막 및 텅스텐막이 적층되어 형성된 게이트들;
    상기 도전막의 측벽보다 돌출되게 상기 텅스텐막의 측벽에 형성되며, 텅스텐 산화막(WO3)으로 형성된 제1 측벽 산화막; 및
    상기 도전막 사이에 공기가 채워진 상태에서 상기 도전막 사이의 공간을 차폐하며, 상기 텅스텐막 사이의 공간을 매립하는 보조 절연막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 게이트 절연막 및 상기 도전막 사이에 적층된 전하 저장막 및 유전체막을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 도전막은 폴리 실리콘으로 형성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 텅스텐막의 폭은 상기 도전막의 폭보다 좁게 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 측벽 산화막보다 좁은 폭으로 상기 도전막의 측벽에 형성된 제2 측벽 산화막을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 측벽 산화막은 상기 제2 측벽 산화막보다 돌출되게 형성된 반도체 소자.
  7. 삭제
KR1020080133134A 2008-12-24 2008-12-24 반도체 소자 KR100996367B1 (ko)

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