KR20120030173A - 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000010408 film Substances 0.000 claims description 57
- 230000000903 blocking effect Effects 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 21
- 239000007789 gas Substances 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- -1 Si (NH 4 ) 6 Chemical class 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000004965 peroxy acids Chemical class 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
에어 갭(air gap)을 갖는 반도체 소자 제조 방법이 개시되어 있다. 기판 상에 서로 이격된 복수 개의 예비 게이트 구조물들의 측벽 및 예비 게이트 구조물들 사이의 기판 상면에 캐핑막 패턴을 형성하고, 예비 게이트 구조물들의 상면 및 캐핑막 패턴의 상면 상에 차단막을 형성한다. 차단막 및 캐핑막 패턴 일부를 제거하여 예비 게이트 구조물들의 측벽 일부에 캐핑막 패턴을 형성한다. 캐핑막 패턴에 의해 커버되지 않은 예비 게이트 구조물들 부분 상에 도전막을 형성하고, 예비 게이트 구조물들과 반응시켜 게이트 구조물들을 형성한다. 게이트 구조물들 사이에 에어 갭을 갖는 제2 절연막을 기판 상에 형성한다. 에어 갭 형성에 의해, 기생 커패시턴스를 감소시킬 수 있고, 에어 갭도 충분히 크고 균일하게 형성될 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭(air gap)을 갖는 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향에 따라, 워드 라인들 사이의 기생 커패시턴스에 의해 문턱 전압 특성 등이 달라지는 문제점이 발생한다. 이에 따라, 기생 커패시턴스를 감소시킬 수 있는 반도체 소자 제조 방법이 요구되고 있으며, 그 일환으로서 워드 라인 사이들에 에어 갭을 형성하는 방법이 연구되고 있다. 하지만, 금속 실리사이드를 포함하는 컨트롤 게이트를 구비하는 워드 라인들을 형성할 때, 상기 워드 라인들의 일부 측벽에 실리사이데이션(silicidation)을 방지하는 반응 방지막을 형성할 필요가 있으나, 이에 의해 균일한 크기를 갖는 에어 갭을 형성하기가 어렵다.
이에 따라, 본 발명의 목적은 균일한 크기의 에어 갭을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법은, 기판 상에 서로 이격된 복수 개의 예비 게이트 구조물들의 측벽 및 상기 예비 게이트 구조물들 사이의 상기 기판 상면에 캐핑막 패턴을 형성한다. 상기 캐핑막 패턴과의 사이에 공간을 갖도록, 상기 예비 게이트 구조물들의 상면 및 상기 캐핑막 패턴의 상면 상에 차단막을 형성한다. 상기 차단막 및 상기 캐핑막 패턴 일부를 제거하여 상기 예비 게이트 구조물들의 측벽 일부에 캐핑막 패턴을 형성한다. 상기 캐핑막 패턴에 의해 커버되지 않은 상기 예비 게이트 구조물들 부분 상에 도전막을 형성한다. 상기 도전막을 상기 예비 게이트 구조물들과 반응시켜 게이트 구조물들을 형성한다. 상기 게이트 구조물들 사이에 에어 갭(air gap)을 갖는 제2 절연막을 상기 기판 상에 형성한다.
예시적인 실시예들에 따르면, 상기 캐핑막 패턴은 상기 예비 게이트 구조물들을 덮으면서 상기 예비 게이트 구조물들 사이에 심(seam)을 갖는 캐핑막을 상기 기판 상에 형성하고, 상기 캐핑막 및 상기 기판 상에 제1 절연막을 형성한 후 상기 예비 게이트 구조물들의 상면 및 상기 심이 노출될 때까지 상기 제1 절연막 및 상기 캐핑막 상부를 평탄화하여 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막을 형성한 이후에, 상기 캐핑막 및 상기 기판 상에 식각 저지막을 형성할 수 있다. 이때, 상기 제1 절연막은 상기 식각 저지막 상에 형성되고, 상기 제1 절연막 및 상기 캐핑막 상부의 평탄화에서는 상기 식각 저지막 상부도 평탄화시킬 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막 패턴은 플루오르를 포함하는 가스를 사용하는 건식 식각 공정을 수행할 수 있다. 이때, 상기 플루오르를 포함하는 가스는 삼불화질소(NH3) 및 암모니아(NH3)의 혼합 가스일 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막 패턴은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 차단막은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성될 수 있다. 특히, 상기 차단막은 테트라에톡시실란(TEOS; tetraethoxysilane) 및 오존(O3) 플라즈마를 이용하는 플라즈마 증대 화학 기상 증착(plasma inhanced chemical vapor deposition) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 차단막은 100Å 내지 500Å의 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 각 예비 게이트 구조물들은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 예비 컨트롤 게이트를 포함하고, 상기 캐핑막 패턴은 상기 예비 게이트 구조물들 사이의 상기 기판 상면 및 적어도 상기 터널 절연막 패턴, 상기 플로팅 게이트 및 상기 유전막 패턴의 측벽은 커버하도록 형성될 수 있다.
이때, 상기 각 예비 컨트롤 게이트는 도핑된 폴리실리콘을 포함하고, 상기 도전막은 코발트 혹은 니켈을 포함하며, 상기 도전막은 상기 예비 게이트 구조물들과 실리사이데이션 반응할 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막 패턴 형성 이후에, 세정 공정을 더 수행하여 상기 캐핑막 패턴보다 얇은 두께를 갖는 제1 캐핑 박막 패턴을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 예비 게이트 구조물들과 반응하지 않은 상기 도전막 부분을 스트립 공정에 의해 제거할 수 있다.
또한, 상기 도전막 부분의 제거 이후에, 상기 게이트 구조물들의 측벽 상에 형성된 상기 캐핑막 패턴의 표면 일부를 제거하여 제2 캐핑 박막 패턴을 형성하는 공정을 더 수행할 수 있다. 이때, 상기 제2 캐핑 박막 패턴은 상기 캐핑막 패턴 및 상기 게이트 구조물들을 커버하는 희생막을 형성한 후 상기 희생막 및 상기 캐핑막 패턴의 일부를 제거하여 형성할 수 있다. 상기 희생막은 실리콘 산화물, 실리콘 질화물, 폴리실리콘 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭은 제1 폭을 가지며 상기 캐핑막 패턴에 인접하는 하부 및 상기 제1 폭보다 큰 제2 폭을 가지며 상기 캐핑막 패턴에 의해 커버되지 않는 상기 게이트 구조물들의 측벽에 인접한 상부를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭의 상기 하부는 상기 기판에 수직한 방향으로 연장되는 라인 형상을 갖고, 상기 상부는 상면이 뾰족한 타원 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 에어 갭은 상기 게이트 구조물들의 상면보다 높은 상면을 가질 수 있으며, 상기 에어 갭은 상기 제2 절연막 및 상기 캐핑막 패턴에 의해 정의될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 기판 상에 서로 이격된 예비 게이트 구조물들을 커버하면서 상기 예비 게이트 구조물들 사이에 심을 포함하는 캐핑막을 상기 기판 상에 형성하고, 상기 예비 게이트 구조물들의 상면이 노출될 때까지 상기 캐핑막을 평탄화하여 캐핑막 패턴을 형성한다. 이후, 상기 예비 게이트 구조물들 상면 및 상기 캐핑막 패턴의 상면에 차단막을 형성한 후, 상기 차단막 및 상기 캐핑막 패턴 일부를 제거하여, 상기 예비 게이트 구조물들의 상부를 노출시킨다. 상기 캐핑막 패턴이 형성되지 않은 상기 예비 게이트 구조물들의 부분에 실리사이데이션 공정을 수행함으로써 저항이 낮은 컨트롤 게이트를 형성한다. 이후, 스텝 커버리지 특성이 낮은 증착 공정을 통해 게이트 구조물들 사이에 에어 갭을 갖는 절연막을 형성함으로써 기생 커패시턴스를 감소시킬 수 있다. 상기 에어 갭은 상기 게이트 구조물들보다 높은 상면을 갖도록 충분히 크고 균일하게 형성될 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 1 내지 도 13은 액티브 영역 연장 방향을 따라 절단한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
기판(100)은 각각 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 복수 개 형성된 소자 분리막들(도시되지 않음)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 즉, 상기 소자 분리막들이 형성된 영역은 필드 영역으로, 상기 소자 분리막들이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다.
또한 기판(100)은 메모리 셀들이 형성되는 셀 영역(A)과 주변 회로들이 형성되는 주변 회로 영역(B)으로 구분될 수 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
유전막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 컨트롤 게이트막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
하드 마스크막(150)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
한편, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130) 및 컨트롤 게이트막(140) 대신에, 전하 트래핑막(120), 블로킹막(130) 및 게이트 전극막(140)을 순차적으로 형성할 수도 있다.
전하 트래핑막(120)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 블로킹막(130)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130), 컨트롤 게이트막(140) 및 하드 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
도 2a를 참조하면, 사진 식각 공정을 수행하여, 하드 마스크막(150), 컨트롤 게이트막(140), 유전막(130), 플로팅 게이트막(120) 및 터널 절연막(110)을 식각함으로써, 제1, 제2, 제3 및 제4 예비 게이트 구조물들(162, 164, 166, 168)을 기판(100) 상에 형성한다.
제1 내지 제3 예비 게이트 구조물들(162, 164, 166)은 셀 영역(A)에 형성된다. 제1 예비 게이트 구조물(162)은 제2 및 제3 게이트 구조물들(164, 166) 사이에 복수 개로 형성되며, 예시적인 실시예들에 따르면 16개 혹은 32개의 제1 예비 게이트 구조물들(162)이 형성될 수 있다. 한편, 제4 예비 게이트 구조물(168)은 주변 회로 영역(B)에 형성된다.
제1 내지 제4 예비 게이트 구조물들(162, 164, 166, 168)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134, 136, 138), 제1 내지 제4 예비 컨트롤 게이트들(142, 144, 146, 148) 및 제1 내지 제4 하드 마스크들(152, 154, 156, 158)을 각각 포함한다.
예시적인 실시예들에 따르면, 터널 절연막 패턴들(112, 114, 116, 118) 및 플로팅 게이트들(122, 124, 126, 128)은 기판(100) 상의 상기 액티브 영역에 고립된 형상으로 형성될 수 있다. 또한, 유전막 패턴들(132, 134, 136, 138) 및 예비 컨트롤 게이트들(142, 144, 146, 148)은 각각 상기 제2 방향으로 연장되며, 플로팅 게이트들(122, 124, 126, 128) 및 상기 소자 분리막 상에 순차적으로 형성될 수 있다.
이와는 달리, 도 2b를 참조하면, 터널 절연막 패턴들(112, 114, 116, 118)이 고립된 형상을 가지지 않고 상기 액티브 영역 상에서 상기 제1 방향으로 연장될 수 있으며, 다만 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 부분이 상대적으로 작은 두께를 갖도록 형성될 수도 있다. 이때, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 상기 부분을 제5 터널 절연막 패턴(111)으로 정의한다. 즉, 먼저 터널 절연막(110)을 상기 액티브 영역 상에서 상기 제1 방향으로 연장되는 복수 개의 라인들로 패터닝한 다음, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 부분의 상부를 제거함으로써 제5 터널 절연막 패턴(111)을 형성할 수 있다. 이와 같이, 플로팅 게이트들(122, 124, 126, 128)에 의해 커버되지 않는 상기 터널 절연막(110) 부분을 전부 제거하지 않고 상부만을 제거함으로써, 상기 패터닝 공정에서 기판(100)의 손상을 방지할 수 있다.
다시 도 2a를 참조하면, 예비 게이트 구조물들(162, 164, 166, 168)을 이온 주입 마스크로 사용하여 제1 불순물을 기판(100)에 주입한다. 이에 따라, 예비 게이트 구조물들(162, 164, 166, 168)에 인접한 기판(100) 상부에 각각 제1, 제2, 제3 및 제4 불순물 영역들(101, 103, 105, 107)이 형성된다. 구체적으로, 제1 예비 게이트 구조물들(162)에 인접한 기판(100) 상부에 제1 불순물 영역(101)이 형성되고, 제2 예비 게이트 구조물(164) 외곽의 기판(100) 상부에 제2 불순물 영역(103)이 형성되며, 제3 예비 게이트 구조물(166) 외곽의 기판(100) 상부에 제3 불순물 영역(105)이 형성되고, 제4 예비 게이트 구조물(168)에 인접한 기판(100) 상부에 제4 불순물 영역(107)이 형성된다.
도 3을 참조하면, 기판(100) 상에 예비 게이트 구조물들(162, 164, 166, 168)을 덮는 캐핑막(170)을 형성하여, 예비 게이트 구조물들(162, 164, 166, 168) 사이의 공간을 충진한다. 이때, 캐핑막(170)은 예비 게이트 구조물들(162, 164, 166, 168) 사이의 공간을 모두 충진하지는 않으며, 예비 게이트 구조물들(162, 164, 166, 168) 사이에는 제1 심(seam)(172)이 존재하게 된다. 예시적인 실시예들에 따르면, 제1 심(172)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
캐핑막(170)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예에 따르면, 캐핑막(170)은 고온 산화물(HTO) 혹은 중온 산화물(MTO)을 사용하여 300Å 내지 600Å의 두께로 형성된다.
도 4를 참조하면, 캐핑막(170) 및 기판(100) 상에 식각 저지막(180)을 형성한다. 식각 저지막(180)은 화학 증착 공정(CVD), 원자층 증착 공정(ALD) 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 식각 저지막(180)은 실리콘 질화물을 사용하여 형성된다.
이후, 식각 저지막(180) 상에 기판(100)에 형성된 게이트 구조물들(162, 164, 166, 168)을 마스킹하는 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 식각 저지막(180) 및 캐핑막(170)을 부분적으로 제거하여, 제2 및 제3 예비 게이트 구조물들(164, 166)의 외곽 및 제4 예비 게이트 구조물(168)의 외곽의 기판(100) 상면을 노출시킨다.
도 5를 참조하면, 식각 저지막(180) 및 기판(100) 상에 제1 절연막(190)을 형성하여 예비 게이트 구조물들(162, 164, 166, 168)을 덮는다.
제1 절연막(190)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다.
도 6을 참조하면, 예비 게이트 구조물들(162, 164, 166, 168)의 상면이 노출될 때까지 제1 절연막(190), 식각 저지막(180) 및 캐핑막(170)의 상부를 평탄화한다. 상기 평탄화는 화학 기계적 연마 공정으로 수행한다. 이에 따라, 제1 내지 제3 예비 게이트 구조물들(162, 164, 166)의 측벽 및 제1 내지 제3 예비 게이트 구조물들(162, 164, 166) 사이의 기판(100) 상면에 캐핑막 패턴(175)이 형성된다. 또한, 제2, 제3 및 제4 예비 게이트 구조물들(164, 166, 168)의 일부 측벽 상에는 식각 저지막 패턴(185) 및 제1 절연막 패턴(195)이 형성된다. 예시적인 실시예들에 따르면, 캐핑막 패턴(175)은 상기 제2 방향을 따라 각각 연장되며, 상기 제1 방향으로 복수 개로 형성될 수 있다.
한편 상기 평탄화 공정 시, 하드 마스크들(152, 154, 156, 158)도 함께 제거되어, 예비 컨트롤 게이트들(142, 144, 146, 148)의 상면이 노출될 수 있다.
이후, 세정 공정을 더 수행할 수 있다. 예시적인 실시예들에 따르면, 상기 세정 공정은 황산 수용액 혹은 SC-1 용액을 이용하여 수행할 수 있다.
상기 평탄화 및 세정 공정에 의해, 예비 게이트 구조물들(162, 164, 166, 168) 사이에 형성된 제1 심(172)이 노출될 수 있으며, 캐핑막 패턴(175)의 내벽 일부도 함께 제거될 수 있다. 이에 따라, 캐핑막 패턴(175)은 제1 내지 제3 예비 게이트 구조물들(162, 164, 166)의 측벽 및 제1 내지 제3 예비 게이트 구조물들(162, 164, 166) 사이의 기판(100) 상면에 얇은 두께로 형성될 수 있다.
도 7을 참조하면, 예비 게이트 구조물들(162, 164, 166, 168), 캐핑막 패턴(175), 식각 저지막 패턴(185) 및 제1 절연막 패턴(195) 상에 차단막(200)을 형성한다.
차단막(200)은 이후 수행되는 플루오르를 포함하는 가스를 사용한 건식 식각 공정을 통한 캐핑막 패턴(175)의 상부 제거 시 예비 컨트롤 게이트들(142, 144, 146, 148) 상부의 식각을 차단할 수 있다. 즉, 차단막(200)은 일종의 식각 저지막 역할을 수행할 수 있다.
예시적인 실시예들에 따르면, 차단막(200)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도-플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 원자층 증착 공정을 이용하여 형성될 수 있다. 차단막(200)은 실리콘 산화물, 예를 들어, BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 약 100Å 내지 500Å의 두께로 형성될 수 있다.
일 실시예에 따르면, 차단막(200)은 TEOS(tetraethoxysilane) 및 오존(O3) 플라즈마를 이용하는 플라즈마 증대 화학 기상 증착(plasma inhanced chemical vapor deposition) 공정을 이용하여 형성될 수 있다. 이때, 차단막(200)은 캐핑막 패턴들(175) 사이의 빈 공간을 완전히 채우지 않으면서 예비 컨트롤 게이트들(142, 144, 146, 148)의 상면들이 연결되도록 형성된다. 이에 따라, 차단막(200) 아래에는 캐핑막 패턴들(175) 및 차단막(200)으로 정의되는 공간(205)이 형성된다. 예시적인 실시예들에 따르면, 공간(205)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
도 8을 참조하면, 플루오르를 포함하는 가스를 사용하는 건식 식각 공정을 수행하여 차단막(200)을 제거하고, 또한 캐핑막 패턴(175)의 상부, 식각 저지막 패턴(185)의 상부 및 제1 절연막 패턴(195)의 상부를 제거한다. 이에 따라, 예비 컨트롤 게이트들(142, 144, 146, 148)의 일부가 노출된다. 즉, 캐핑막 패턴(175)은 터널 절연막 패턴들(112, 114, 116, 118), 플로팅 게이트들(122, 124, 126, 128) 및 유전막 패턴들(132, 134, 136, 138)의 측벽, 예비 컨트롤 게이트들(142, 144, 146, 148)의 측벽 일부 및 예비 게이트 구조물들(162, 164, 166, 168) 사이의 기판(100)을 커버하도록 형성된다. 이에 따라, 캐핑막 패턴(175)은 유전막 패턴들(132, 134, 136, 138)의 상면보다 높은 상면을 가질 수 있다.
캐핑막 패턴(175)은 이후 형성되는 제1 도전막(212, 도 9 참조)의 생성 영역을 제한할 수 있으며, 또한 제1 도전막(212)이 예비 게이트 구조물들(162, 164, 166, 168)과 반응하는 반응 영역을 제한할 수 있다. 즉, 캐핑막 패턴(175)은 일종의 반응 방지막 역할을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 건식 식각 공정은 삼불화질소(NH3) 및 암모니아(NH3)의 혼합 가스를 사용하여 수행될 수 있다. 상기 건식 식각 공정에서, 차단막(200), 캐핑막 패턴(175), 식각 저지막 패턴(185) 및 제1 절연막 패턴(195)의 실리콘 산화물 혹은 실리콘 질화물이 삼불화질소 및 암모니아와 반응하여 H2Si(NH4)6과 같은 가스상 화합물로 변경되며, 이에 따라 상기 가스상 화합물로 변경된 부분이 제거될 수 있다. 이때, 예비 컨트롤 게이트들(142, 144, 146, 148)의 폴리실리콘은 상기 혼합 가스와 거의 반응하지 않는다. 즉, 상기 건식 식각 공정에 의해, 차단막(200), 캐핑막 패턴(175)의 상부, 식각 저지막 패턴(185)의 상부 및 제1 절연막 패턴(195)의 상부가 상기 가스상 화합물로 변경되어 예비 컨트롤 게이트들(142, 144, 146, 148)의 상면 및 측면 일부가 노출된다.
예시적인 실시예들에 따르면, 상기 혼합 가스를 사용하는 건식 식각 공정은, 화학 반응이 상기 혼합 가스와 접촉하는 막의 표면부터 순차적으로 진행된다. 즉, 차단막(200), 캐핑막 패턴(175), 식각 저지막 패턴(185) 및 제1 절연막 패턴(195)이 상기 혼합 가스와 상부로부터 순차적으로 반응하면서 제거된다. 따라서, 상기 혼합 가스를 주입하는 시간을 조절함으로써, 캐핑막 패턴(175)의 제거되는 부분을 제어할 수 있으며, 이에 따라 원하는 높이의 캐핑막 패턴(175)을 형성할 수 있다. 또한, 캐핑막 패턴(175)은 하부에 비해 상부가 더 빨리 제거될 수 있으므로, 상부에서 하부로 갈수록 더 두꺼운 두께를 갖도록 형성될 수 있다.
이후, 세정 공정을 수행하여, 예비 컨트롤 게이트들(142, 144, 146, 148)의 상면 및 측면에 잔류하는 상기 가스상 화합물 및 미반응 화합물들을 완전히 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 세정 공정은 SC-1 용액을 이용하여 수행할 수 있다.
도 9를 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 제1 도전막(212)을 형성한다.
예시적인 실시예들에 따르면, 제1 도전막(212)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 이때, 제1 도전막(212)은 상기 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 부분 상에 형성되며, 기판(100) 상부의 캐핑막 패턴(175) 상에는 제2 도전막(214)이 더 형성될 수도 있다.
도 10을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 부분을 제1 도전막(212)과 반응시켜 제1, 제2, 제3 및 제4 상부 도전 패턴들(222, 224, 226, 228)을 각각 형성한다. 이때, 예비 컨트롤 게이트들(142, 144, 146, 148) 중 반응하지 않은 나머지 부분은 각각 제1, 제2, 제3 및 제4 하부 도전 패턴들(232, 234, 236, 238)로 정의될 수 있다. 제1 내지 제4 상부 도전 패턴들(222, 224, 226, 228) 및 제1 내지 제4 하부 도전 패턴들(232, 234, 236, 238)은 제1 내지 제4 컨트롤 게이트들을 각각 정의할 수 있다.
예시적인 실시예들에 따르면, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144, 146, 148) 부분이 금속을 포함하는 제1 도전막(212)과 반응하여, 금속 실리사이드막을 형성할 수 있다. 상기 실리사이데이션(silicidation) 공정은 열처리를 통해 수행될 수 있다. 제1 도전막(212)이 코발트를 포함하는 경우, 코발트 실리사이드막이 반응 방지막 역할을 수행하는 캐핑막 패턴(175)의 상면과 실질적으로 동일한 하면을 갖도록 형성될 수 있다. 즉, 캐핑막 패턴(175)에 의해 커버되지 않은 예비 컨트롤 게이트들(142, 144, 146, 148) 부분이 제1 도전막(212)과 반응하여 상부 도전 패턴들(222, 224, 226, 228)이 형성될 수 있다.
본 실시예에서는 제1 도전막(212)과 예비 컨트롤 게이트들(142, 144, 146, 148) 사이의 반응으로서 금속과 실리콘 사이의 실리사이데이션 반응을 설명하였으나 반드시 이에 국한되지는 않는다. 즉, 노출된 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 형성된 제1 도전막(212)과의 반응에 의해 예비 컨트롤 게이트들(142, 144, 146, 148)의 특성(예를 들어, 낮은 저항 특성 등)이 향상될 수 있으면 어떠한 반응도 본 발명의 범위에 포함될 수 있다. 나아가, 예비 컨트롤 게이트들(142, 144, 146, 148) 상에 형성되는 막이 반드시 도전성 막일 필요는 없으며, 예비 컨트롤 게이트들(142, 144, 146, 148)과 반응할 수 있는 어떠한 종류의 막도 가능하다. 이러한 의미에서, 제1 도전막(212)과 캐핑막 패턴(175)은 각각 일종의 반응막(reaction layer) 및 반응 방지막(reaction prevention layer) 역할을 수행할 수 있다.
이후, 제1 도전막(212) 중 예비 컨트롤 게이트들(142, 144, 146, 148)과 반응하지 않은 부분 및 제2 도전막(214)이 제거될 수 있으며, 예시적인 실시예들에 따르면, 스트립(stripping) 공정에 의해 제거된다. 상기 스트립 공정은 황산 혹은 과산을 이용하여 수행할 수 있다. 이때, 상기 스트립 공정은 금속은 강산에 녹으나, 금속 실리사이드 예를 들어, 코발트 실리사이드는 산에 녹지 않는 특성을 이용한다.
이에 따라, 기판(100) 상에는 제1, 제2, 제3 및 제4 게이트 구조물들(242, 244, 246, 248)이 형성될 수 있다. 제1 내지 제4 게이트 구조물들(242, 244, 246, 248)은 기판(100) 상에 순차적으로 적층된 제1 내지 제4 터널 절연막 패턴들(112, 114, 116, 118), 제1 내지 제4 플로팅 게이트들(122, 124, 126, 128), 제1 내지 제4 유전막 패턴들(132, 134, 136, 138), 제1 내지 제4 하부 도전 패턴들(232, 234, 236, 238) 및 제1 내지 제4 상부 도전 패턴들(222, 224, 226, 228)을 각각 포함할 수 있다.
제1, 제2 및 제3 게이트 구조물들(242, 244, 246)은 기판(100)의 셀 영역(A)에 형성되어, 각각 워드 라인, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 기능할 수 있다.
예시적인 실시예들에 따르면, 세정 공정을 더 수행하여, 캐핑막 패턴(175)의 표면을 일부 제거할 수 있다. 이에 따라, 게이트 구조물들(242, 244, 246, 248)의 측벽 및 기판(100) 상에 보다 얇은 두께를 갖는 제1 캐핑 박막 패턴(175a)이 형성됨으로써, 이후 제2 절연막(260, 도 12a 참조)을 형성할 때 제1 내지 제3 게이트 구조물들(242, 244, 246) 사이에 보다 넓은 폭을 갖는 에어 갭(260a, 도 12a 참조)이 형성될 수 있다. 일 실시예에 따르면, 상기 세정 공정은 SC-1 용액을 이용하여 수행할 수 있다.
한편, 도 11 내지 도 12a를 참조하면, 제1 캐핑 박막 패턴(175a)의 표면 일부를 추가적으로 제거하는 공정을 더 수행할 수도 있다.
구체적으로, 먼저 도 11을 참조하면, 기판(100) 상에 제1 내지 제4 게이트 구조물들(242, 244, 246, 248), 제1 캐핑 박막 패턴(175a), 식각 저지막 패턴(185) 및 제1 절연막 패턴(195)을 덮는 희생막(250)을 형성한다. 희생막(250)은 금속 실리사이드와 식각 선택비가 큰 실리콘 산화물, 실리콘 질화물, 폴리실리콘을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 이때, 희생막(250)은 게이트 구조물들(242, 244, 246, 248) 사이의 공간을 모두 충전하지 않을 수 있으며, 이에 따라 제1 내지 제3 게이트 구조물들(242, 244, 246) 사이에는 제2 심(seam, 252)이 형성될 수 있다.
도 12a를 참조하면, 건식 혹은 습식 식각 공정을 통해 희생막(250)을 제거한다. 상기 식각 공정 시, 제1 캐핑 박막 패턴(175a) 일부도 함께 제거되어, 제2 캐핑 박막 패턴(175b)이 형성될 수 있다.
일 실시예에 따르면, 희생막(250)이 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO)을 포함하는 경우, 플라즈마를 사용한 건식 식각 공정을 통해 희생막(250) 및 제1 캐핑 박막 패턴(175a)의 일부가 제거될 수 있다. 다른 실시예에 따르면, 희생막(250)이 실리콘 질화물을 포함하는 경우, 금속 실리사이드와 식각 선택비를 갖는 인산 수용액을 이용한 습식 식각 공정을 통해 희생막(250) 및 제1 캐핑 박막 패턴(175a)의 일부가 제거될 수 있다. 또 다른 실시예에 따르면, 희생막(250)이 폴리실리콘을 포함하는 경우, 금속 실리사이드와 식각 선택비가 우수한 암모니아수를 이용하는 습식 식각 공정을 통해 희생막(250) 및 제1 캐핑 박막 패턴(175a)의 일부가 제거될 수 있다.
이후, 기판(100) 상에 제2 절연막(260)을 형성하여 게이트 구조물들(242, 244, 246, 248), 제2 캐핑 박막 패턴(175b) 및 식각 저지막 패턴(185)을 덮는다. 이때, 제2 절연막(260)은 게이트 구조물들(242, 244, 246, 248) 사이의 공간을 모두 충전하지는 않도록 형성된다. 이에 따라, 제1 내지 제3 게이트 구조물들(242, 244, 246) 사이에는 제1 에어 갭(air gap)(260a)이 형성된다. 예시적인 실시예들에 따르면, 제1 에어 갭(260a)은 상기 제2 방향으로 연장되는 형상을 가질 수 있으며, 이에 따라 각각 제1 에어 터널(tunnel)(260a)로 호칭될 수 있다.
제2 절연막(260)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 제2 절연막(260) 내부에 제1 에어 갭(260a)이 형성될 수 있도록, 스텝 커버리지 특성이 낮은 공정 조건으로 제2 절연막(260)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 에어 갭(260a)은 제1 내지 제3 게이트 구조물들(242, 244, 246)보다 높은 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 에어 갭(260a)은 제1 폭을 갖는 하부(261a) 및 상기 제1 폭보다 큰 제2 폭을 갖는 상부(262a)를 갖도록 형성될 수 있다. 일 실시예에 따르면, 하부(261a)는 기판(100)에 수직한 방향으로 연장되는 라인 형상을 갖고, 상부(262a)는 상면이 뾰족한 타원 형상을 갖도록 형성될 수 있다. 즉, 제2 절연막(260)이 형성될 때, 제1 내지 제3 게이트 구조물들(242, 244, 246)의 측벽 일부에 형성된 제2 캐핑 박막 패턴(175b)에 의해 좁아진 영역에서는 제1 에어 갭(260a)이 좁은 폭을 갖는 라인 형상의 하부(261a)를 형성하지만, 제2 캐핑 박막 패턴(175b)이 형성되지 않은 영역에서는 상대적으로 넓은 폭을 갖는 타원 형상의 상부(262a)를 형성할 수 있다. 이때, 제2 캐핑 박막 패턴(175b)의 두께가 클수록 상부(262a)와 하부(261a)의 최대폭 차이가 더 커질 수 있다.
한편, 제1 에어 갭(260a)은 제2 절연막(260)에 의해서만 정의될 수 있다. 즉, 제2 절연막(260)은 게이트 구조물들(242, 244, 246, 248) 뿐만 아니라 제2 캐핑 박막 패턴(175b)도 모두 덮으면서 형성되어, 제1 에어 갭(260a)의 경계는 제2 절연막(260)에 의해서만 정의되도록 형성될 수 있다.
이와는 달리, 도 12b를 참조하면, 제2 절연막(260) 및 제2 캐핑 박막 패턴(175b)에 의해 정의되는 제2 에어 갭(260b)이 형성될 수도 있다. 즉, 제2 절연막(260)은 게이트 구조물들(242, 244, 246, 248) 및 제2 캐핑 박막 패턴(175b)의 일부를 덮도록 형성되어, 제2 에어 갭(260b)의 경계가 제2 절연막(260) 및 제2 캐핑 박막 패턴(175b)에 의해서 정의되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 에어 갭(260b)은 상기 제2 방향으로 연장되는 형상을 가질 수 있으며, 이에 따라 제2 에어 터널(air tunnel)(260b)로 호칭될 수 있다. 한편, 제2 에어 갭(260b) 역시 하부(261b) 및 상부(262b)를 포함할 수 있다.
이하에서는, 제1 에어 갭(260a)을 갖도록 제2 절연막(260)이 형성된 경우에 한해서 설명한다.
도 13을 참조하면, 제2 절연막(260)을 관통하면서 제2 불순물 영역(103) 상에 공통 소스 라인(Common Source Line: CSL)(270)이 형성된다. 공통 소스 라인(270)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다.
제2 절연막(260) 및 공통 소스 라인(270) 상에 제3 절연막(280)이 형성된다. 제3 절연막(280)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제2 및 제3 절연막들(260, 280)을 관통하면서 제3 불순물 영역(105) 상에 비트 라인 콘택(290)이 형성된다. 비트 라인 콘택(290)은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 한편, 제1 절연막 패턴(195), 제2 및 제3 절연막들(260, 280)을 관통하면서 제4 불순물 영역(107) 상에는 플러그(300)가 형성될 수 있다.
제3 절연막(280) 상에 비트 라인(310)이 형성되어 비트 라인 콘택(290)과 전기적으로 연결된다. 비트 라인(310)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 비트 라인은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 이때, 비트 라인(310)은 주변 회로 영역(B)에도 형성되어 플러그(300)와 전기적으로 연결될 수도 있다. 전술한 공정들을 수행함으로써, 본 발명의 실시예들에 따른 반도체 소자가 제조될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 기판 상에 서로 이격된 예비 게이트 구조물들을 커버하면서 상기 예비 게이트 구조물들 사이에 심을 포함하는 캐핑막을 상기 기판 상에 형성하고, 상기 예비 게이트 구조물들의 상면이 노출될 때까지 상기 캐핑막을 평탄화하여 캐핑막 패턴을 형성한다. 이후, 상기 예비 게이트 구조물들 상면 및 상기 캐핑막 패턴의 상면에 차단막을 형성한 후, 상기 차단막 및 상기 캐핑막 패턴 일부를 제거하여, 상기 예비 게이트 구조물들의 상부를 노출시킨다. 상기 캐핑막 패턴이 형성되지 않은 상기 예비 게이트 구조물들의 부분에 실리사이데이션 공정을 수행함으로써 저항이 낮은 컨트롤 게이트를 형성한다. 이후, 스텝 커버리지 특성이 낮은 증착 공정을 통해 게이트 구조물들 사이에 에어 갭을 갖는 절연막을 형성함으로써 기생 커패시턴스를 감소시킬 수 있다. 상기 에어 갭은 상기 게이트 구조물들보다 높은 상면을 갖도록 충분히 크고 균일하게 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110: 터널 절연막
120: 플로팅 게이트막 130: 유전막
140: 컨트롤 게이트막 150: 하드 마스크막
101, 103, 105, 107: 제1,제2,제3,제4 불순물 영역들
112, 114, 116, 118: 제1,제2,제3,제4 터널 절연막 패턴들
122, 124, 126, 128: 제1,제2,제3,제4 플로팅 게이트들
132, 134, 136, 138: 제1,제2,제3,제4 유전막 패턴들
142, 144, 146, 148: 제1,제2,제3,제4 예비 컨트롤 게이트들
152, 154, 156, 158: 제1,제2,제3,제4 하드 마스크들
162, 164, 166, 168: 제1,제2,제3,제4 예비 게이트 구조물들
170: 캐핑막 172: 제1 심
175: 캐핑막 패턴 175a, 175b : 제1,제2 캐핑 박막 패턴
180: 식각 저지막 185: 식각 저지막 패턴
190: 제1 절연막 195: 제1 절연막 패턴
200: 차단막 205: 공간
212: 제1 도전막 214: 제2 도전막
222, 224, 226, 228: 제1,제2,제3,제4 상부 도전 패턴들
232, 234, 236, 238: 제1,제2,제3,제4 하부 도전 패턴들
242, 244, 246, 248: 제1,제2,제3,제4 게이트 구조물들
250: 희생막 260: 제2 절연막
260a, 260b: 제1,제2 에어 갭 270: 공통 소스 라인
280: 제3 절연막 290: 비트 라인 콘택
300: 플러그 310: 비트 라인
120: 플로팅 게이트막 130: 유전막
140: 컨트롤 게이트막 150: 하드 마스크막
101, 103, 105, 107: 제1,제2,제3,제4 불순물 영역들
112, 114, 116, 118: 제1,제2,제3,제4 터널 절연막 패턴들
122, 124, 126, 128: 제1,제2,제3,제4 플로팅 게이트들
132, 134, 136, 138: 제1,제2,제3,제4 유전막 패턴들
142, 144, 146, 148: 제1,제2,제3,제4 예비 컨트롤 게이트들
152, 154, 156, 158: 제1,제2,제3,제4 하드 마스크들
162, 164, 166, 168: 제1,제2,제3,제4 예비 게이트 구조물들
170: 캐핑막 172: 제1 심
175: 캐핑막 패턴 175a, 175b : 제1,제2 캐핑 박막 패턴
180: 식각 저지막 185: 식각 저지막 패턴
190: 제1 절연막 195: 제1 절연막 패턴
200: 차단막 205: 공간
212: 제1 도전막 214: 제2 도전막
222, 224, 226, 228: 제1,제2,제3,제4 상부 도전 패턴들
232, 234, 236, 238: 제1,제2,제3,제4 하부 도전 패턴들
242, 244, 246, 248: 제1,제2,제3,제4 게이트 구조물들
250: 희생막 260: 제2 절연막
260a, 260b: 제1,제2 에어 갭 270: 공통 소스 라인
280: 제3 절연막 290: 비트 라인 콘택
300: 플러그 310: 비트 라인
Claims (10)
- 기판 상에 서로 이격된 복수 개의 예비 게이트 구조물들의 측벽 및 상기 예비 게이트 구조물들 사이의 상기 기판 상면에 캐핑막 패턴을 형성하는 단계;
상기 캐핑막 패턴과의 사이에 공간을 갖도록, 상기 예비 게이트 구조물들의 상면 및 상기 캐핑막 패턴의 상면 상에 차단막을 형성하는 단계;
상기 차단막 및 상기 캐핑막 패턴 일부를 제거하여 상기 예비 게이트 구조물들의 측벽 일부에 캐핑막 패턴을 형성하는 단계;
상기 캐핑막 패턴에 의해 커버되지 않은 상기 예비 게이트 구조물들 부분 상에 도전막을 형성하는 단계;
상기 도전막을 상기 예비 게이트 구조물들과 반응시켜 게이트 구조물들을 형성하는 단계; 및
상기 게이트 구조물들 사이에 에어 갭(air gap)을 갖는 제2 절연막을 상기 기판 상에 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제1항에 있어서, 상기 캐핑막 패턴을 형성하는 단계는,
상기 예비 게이트 구조물들을 덮으면서 상기 예비 게이트 구조물들 사이에 심(seam)을 갖는 캐핑막을 상기 기판 상에 형성하는 단계;
상기 캐핑막 및 상기 기판 상에 제1 절연막을 형성하는 단계; 및
상기 예비 게이트 구조물들의 상면 및 상기 심이 노출될 때까지 상기 제1 절연막 및 상기 캐핑막 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제2항에 있어서, 상기 캐핑막을 형성한 이후에, 상기 캐핑막 및 상기 기판 상에 식각 저지막을 형성하는 단계를 더 포함하며,
상기 제1 절연막은 상기 식각 저지막 상에 형성되고,
상기 제1 절연막 및 상기 캐핑막 상부를 평탄화하는 단계는 상기 식각 저지막 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제1항에 있어서, 상기 캐핑막 패턴을 형성하는 단계는, 플루오르를 포함하는 가스를 사용하는 건식 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서, 상기 플루오르를 포함하는 가스는 삼불화질소(NH3) 및 암모니아(NH3)의 혼합 가스인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 차단막은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 및 HDP-CVD 산화물로 이루어지는 그룹 중에서 선택된 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 차단막은 테트라에톡시실란(TEOS; tetraethoxysilane) 및 오존(O3) 플라즈마를 이용하는 플라즈마 증대 화학 기상 증착(plasma inhanced chemical vapor deposition) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 각 예비 게이트 구조물들은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 예비 컨트롤 게이트를 포함하고,
상기 캐핑막 패턴은 상기 예비 게이트 구조물들 사이의 상기 기판 상면 및 적어도 상기 터널 절연막 패턴, 상기 플로팅 게이트 및 상기 유전막 패턴의 측벽은 커버하도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제1항에 있어서, 상기 예비 게이트 구조물들과 반응하지 않은 상기 도전막 부분을 스트립 공정에 의해 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제9항에 있어서, 상기 도전막 부분을 제거하는 단계 이후에,
상기 게이트 구조물들의 측벽 상에 형성된 상기 캐핑막 패턴의 표면 일부를 제거하여 제2 캐핑 박막 패턴을 형성하는 공정을 더 포함하는 것을 특징으로 반도체 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100091504A KR101762661B1 (ko) | 2010-09-17 | 2010-09-17 | 반도체 소자 제조 방법 |
| US13/234,558 US8283248B2 (en) | 2010-09-17 | 2011-09-16 | Methods of manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100091504A KR101762661B1 (ko) | 2010-09-17 | 2010-09-17 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120030173A true KR20120030173A (ko) | 2012-03-28 |
| KR101762661B1 KR101762661B1 (ko) | 2017-08-04 |
Family
ID=45818125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100091504A KR101762661B1 (ko) | 2010-09-17 | 2010-09-17 | 반도체 소자 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8283248B2 (ko) |
| KR (1) | KR101762661B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9041122B2 (en) | 2013-08-27 | 2015-05-26 | Samsung Electronics Co., Ltd. | Semiconductor devices having metal silicide layers and methods of manufacturing such semiconductor devices |
| KR20150077545A (ko) * | 2013-12-27 | 2015-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101559345B1 (ko) * | 2010-08-26 | 2015-10-15 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP2012204537A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR20130036553A (ko) * | 2011-10-04 | 2013-04-12 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR20130072664A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
| KR20130072670A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101619682B1 (ko) * | 2011-12-29 | 2016-05-10 | 인텔 코포레이션 | 후드층을 갖는 에어갭 인터커넥트 및 그 형성 방법 |
| JP5668006B2 (ja) * | 2012-03-19 | 2015-02-12 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| KR20140020146A (ko) * | 2012-08-08 | 2014-02-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 제조방법 |
| KR20140020149A (ko) * | 2012-08-08 | 2014-02-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
| KR102003881B1 (ko) * | 2013-02-13 | 2019-10-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP6200818B2 (ja) * | 2014-01-21 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9401305B2 (en) * | 2014-11-05 | 2016-07-26 | Sandisk Technologies Llc | Air gaps structures for damascene metal patterning |
| JP6810350B2 (ja) * | 2016-12-28 | 2021-01-06 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び電子装置 |
| CN109994478B (zh) * | 2017-12-29 | 2021-03-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| US11309433B2 (en) * | 2020-03-18 | 2022-04-19 | Winbond Electronics Corp. | Non-volatile memory structure and manufacturing method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880310B1 (ko) | 2006-09-06 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008078298A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009212218A (ja) * | 2008-03-03 | 2009-09-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2010
- 2010-09-17 KR KR1020100091504A patent/KR101762661B1/ko active IP Right Grant
-
2011
- 2011-09-16 US US13/234,558 patent/US8283248B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9041122B2 (en) | 2013-08-27 | 2015-05-26 | Samsung Electronics Co., Ltd. | Semiconductor devices having metal silicide layers and methods of manufacturing such semiconductor devices |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR101762661B1 (ko) | 2017-08-04 |
| US20120070976A1 (en) | 2012-03-22 |
| US8283248B2 (en) | 2012-10-09 |
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