KR20140020146A - 반도체 메모리 장치 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 제1 메모리 셀 영역과 제2 메모리 셀 영역으로 정의된 반도체 기판 상에 형성된 메모리 셀 블럭, 및 상기 메모리 셀 블럭에 포함된 다수의 메모리 셀들에 동작 전압을 인가하기 위한 전압 공급 회로를 포함하며, 상기 제1 메모리 셀 영역의 게이트 라인들 사이에 배치된 제1 에어갭의 크기가 상기 제2 메모리 셀 영역의 게이트 라인들 사이에 배치된 제2 에어갭의 크기보다 작은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.

Description

반도체 메모리 장치 및 이의 제조방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 장치 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 에어갭을 포함한 반도체 메모리 장치 및 이의 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀들과 각종 동작을 위한 소자들을 포함한다. 이러한 반도체 메모리 장치는 대용량화 및 경량화를 위하여 점차 고밀도의 집적도가 요구되고 있다. 특히, 반도체 칩 내에서 메모리 셀들이 차지하는 면적이 매우 넓기 때문에, 메모리 셀들의 크기 및 간격을 감소는 지속적으로 이슈(issue)가 되고 있다.
반도체 메모리 장치 중에서도 낸드 플래시(NAND FLASH) 메모리 장치는 메모리 셀들이 스트링(string) 단위로 배열되어 있으며, 스트링들 사이, 즉 소자분리영역에는 절연물질로 이루어진 소자 분리막이 채워진다. 소자 분리막은 서로 인접한 스트링들 간의 전기적 영향, 즉 간섭(interference)을 차단하는 역할을 한다.
하지만, 반도체 메모리 장치의 집적도가 증가할수록, 절연물질로 이루어진 소자 분리막으로 스트링들 간의 간섭을 차단하는 데에는 한계가 있으며, 이로 인해 반도체 메모리 장치의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 메모리 장치의 워드라인들 사이의 공간에 에어갭을 형성하여 셀들 간의 간섭을 억제하면서, 셀의 위치에 따라 워드라인에 인가되는 전압의 RC 딜레이에 의해 셀들의 문턱 전압 차이가 발생하는 것을 억제할 수 있는 반도체 메모리 장치 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 반도체 기판에 정의된 제1 메모리 셀 영역과 제2 메모리 셀 영역 상에 형성된 메모리 셀 블럭과, 상기 메모리 셀 블럭에 포함된 다수의 메모리 셀들의 게이트 라인들에 동작 전압을 인가하기 위한 전압 공급 회로를 포함하며, 상기 제1 메모리 셀 영역의 게이트 라인들 사이에 배치된 제1 에어갭의 크기가 상기 제2 메모리 셀 영역의 게이트 라인들 사이에 배치된 제2 에어갭의 크기보다 작다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판에 정의된 제1 메모리 셀 영역 및 제2 메모리 셀 영역 상에 제1 게이트 라인 패턴들 및 제2 게이트 라인 패턴들을 형성하는 단계과, 상기 제1 메모리 셀 영역 상에 형성된 상기 제1 게이트 라인 패턴들 사이의 공간에 제1 에어갭이 형성되고, 상기 제2 메모리 셀 영역 상에 형성된 상기 제2 게이트 라인 패턴들 사이의 공간에 제2 에어갭이 형성되도록 제1 절연막을 형성하는 단계, 및 상기 제2 에어갭의 임계치수를 증가시켜 상기 제1 에어갭의 임계치수보다 커지도록 상기 제2 메모리 셀 영역 상에 형성된 상기 제1 절연막을 선택적으로 식각하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판에 정의된 제1 메모리 셀 영역 및 제2 메모리 셀 영역 상에 제1 게이트 라인 패턴들 및 제2 게이트 라인 패턴들을 형성하는 단계와, 상기 제1 메모리 셀 영역 상에 형성된 상기 제1 게이트 라인 패턴들 사이의 공간에 제1 에어갭이 형성되고, 상기 제2 메모리 셀 영역 상에 형성된 상기 제2 게이트 라인 패턴들 사이의 공간에 제2 에어갭이 형성되도록 제1 절연막을 형성하는 단계, 및 상기 제1 에어갭의 임계치수를 감소시켜 상기 제2 에어갭의 임계치수보다 작아지도록 상기 제1 메모리 셀 영역 상에 형성된 상기 제1 에어갭의 내벽에 보조막을 형성하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 워드라인들 사이의 공간에 에어갭을 형성하여 셀들 간의 간섭을 억제하면서, 셀의 위치에 따라 워드라인에 인가되는 전압의 RC 딜레이에 의해 셀들의 문턱 전압 차이가 발생하는 것을 억제할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 2는 메모리 셀 어레이 중 메모리 셀의 위치에 따라 메모리 셀에 인가되는 전압의 RC 딜레이를 나타내는 그래프이다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 9 내지 도 14는 본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 블럭(100) 및 전압 공급 회로(200)를 포함한다.
메모리 셀 블럭(100)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 연결되는 다수의 메모리 스트링(ST)을 포함한다.
메모리 스트링(ST)은 비트라인(BL)과 소스 라인(SL) 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 셀 스트링(C0 내지 Cn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 셀 스트링은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 메모리 셀들(C0 내지 Cn)을 포함한다.
구체적으로, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BL)과 셀 스트링(C0 내지 Cn) 사이에 연결되고, 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 비트라인(BL)과 연결시킨다. 메모리 셀들(C0 내지 Cn)은 워드라인들(WL0 내지 WLn)에 인가되는 전압들에 따라 동작한다. 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C0 내지 Cn)과 소스 라인(SL) 사이에 연결되며, 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 소스 라인(SL)과 연결시킨다.
전압 공급 회로(200)는 전압 생성부(210) 및 디코더(220)를 포함한다.
전압 생성부(210)는 프로그램 동작, 독출 동작, 검증 동작 시 메모리 셀들(C0 내지 Cn)과 연결된 워드라인들(WL0 내지 WLn)에 인가되는 동작 전압들, 예를 들어 프로그램 전압(Vpgm), 독출 전압(Vread), 검증 전압(Vverify) 및 패스 전압(Vpass) 등을 생성한다.
디코더(220)는 전압 생성부(210)에서 생성된 동작 전압들을 메모리 셀 블럭(100)의 워드라인들(WL0 내지 WLn)에 선택적으로 인가한다.
상술한 반도체 메모리 장치의 메모리 셀들은 메모리 셀 블럭(100) 내의 위치에 따라 제1 메모리 셀 영역(A)과 제2 메모리 셀 영역(B)으로 정의된다. 제1 메모리 셀 영역(A)은 메모리 셀 블럭(100) 중 전압 공급 회로(200)와 인접한 곳에 위치한다. 또한, 제2 메모리 셀 영역(B)은 제1 메모리 셀 영역(A)을 제외한 나머지 영역이거나, 제1 메모리 셀 영역(A) 비해 상대적으로 전압 공급 회로(200)와 거리가 먼 영역이다. 즉, 제1 메모리 셀 영역(A)은 전압 공급 회로(200)가 배치된 반도체 기판과 제2 메모리 셀 영역(B) 사이에 배치된 영역이다.
도 2는 메모리 셀 어레이 중 메모리 셀의 위치에 따라 메모리 셀에 인가되는 전압의 RC 딜레이를 나타내는 그래프이다.
도 2를 참조하면, 도 1에 도시된 제1 메모리 셀 영역(A)에 배치된 메모리 셀들과 제2 메모리 셀 영역(B)에 배치된 메모리 셀들에 동작 전압 인가 시 RC 딜레이 현상에 의해 전압 상승 속도가 다른것을 나타난다. 상술한 RC 딜레이 현상은 메모리 셀들과 전압 공급 회로와의 거리에 따라 워드라인의 길이가 서로 상이함으로써 발생하며, 메모리 셀들과 전압 공급 회로와의 거리가 멀수록 RC 딜레이 현상이 증가하는 것을 알 수 있다. 상술한 RC 딜레이 현상에 의해 프로그램 동작 시 제1 메모리 셀 영역(A)의 메모리 셀들의 문턱 전압이 제2 메모리 셀 영역(B)의 문턱 전압보다 높게 프로그램될 수 있다.
본 발명에서는 상술한 문제점을 해결하기 위하여, 제1 메모리 셀 영역(A)의 게이트 라인들 사이에 형성되는 에어갭보다 제2 메모리 셀 영역(B)의 게이트 라인들 사이에 형성되는 에어갭의 임계 치수가 크도록 형성하여, 제2 메모리 셀 영역(B)의 유전율을 낮춰 RC 딜레이 현상을 감소시킨다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 도 1에 도시된 제1 메모리 셀 영역(A-A') 및 제2 메모리 셀 영역(B-B')이 정의된 반도체 기판(1000) 상에 터널 절연막(1001) 및 플로팅 게이트(floating gate)용 제1 도전막(1002)을 순차적으로 형성한다. 터널 절연막(1001)은 산화막으로 형성할 수 있으며, 제1 도전막(1002)은 폴리실리콘막으로 형성할 수 있다. 예를 들어, 제1 도전막(1002)은 불순물이 주입된 도프트(doped) 폴리실리콘막으로 형성하거나, 불순물이 주입되지 않은 언(undoped) 폴리실리콘막을 적층하여 형성할 수 있다. 이후 도면으로 도시되진 않았지만 통상적인 소자 분리 공정을 실시하여 소자 분리막을 형성할 수 있다.
이 후, 제1 도전막(1002) 상에 유전체막(1003), 콘트롤 게이트(control gate)용 제2 도전막(1004), 금속 게이트막(1005) 및 하드 마스크막(1006)을 순차적으로 적층하여 형성한다. 유전체막(1003)은 산화막, 질화막, 산화막이 순차적으로 적층된 ONO 구조로 형성하거나, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전물질의 단층으로 형성할 수 있다. 제2 도전막(1004)은 폴리실리콘막으로 형성할 수 있으며, 예를 들면, 도프트 폴리실리콘막으로 형성할 수 있다. 금속 게이트막(1005)은 텅스텐막, 티타늄막, 코발트막, 금속 실리사이드막 등으로 형성할 수 있다. 하드 마스크막(1006)은 산화막 또는 질화막 또는 산화막과 질화막으로 이루어진 이중 구조막으로 형성할 수 있다.
도 4를 참조하면, 패터닝 공정을 실시하여 제1 메모리 셀 영역(A-A') 상에 소자분리영역에 교차되는 방향으로 배열되는 제1 게이트 라인 패턴들(1007A)이 형성되고, 제2 메모리 셀 영역(B-B') 상에 소자분리영역에 교차되는 방향으로 배열되는 제2 게이트 라인 패턴들(1007B)이형성 된다.
제1 및 제2 게이트 라인 패턴(1007A, 1007B)들은 반도체 기판(1000) 상에 적층된 터널 절연막(1001), 제1 도전막(1002), 유전체막(1003), 제2 도전막(1004), 금속 게이트막(1005) 및 하드 마스크막(1006)으로 이루어진다.
이 후, 도면으로 도시되진 않았지만, 노출되는 소자분리영역의 소자 분리막 상단부를 식각하여 터널 절연막(1001)보다 소자 분리막의 상단부가 낮게 위치실 킬 수 있다. 이는 후속 에어갭 형성 공정시 에어갭이 터널 절연막(1001) 보다 낮은 위치까지 배치되도록 하기 위함이다.
도 5를 참조하면, 제1 및 제2 게이트 라인 패턴(1007A, 1007B)들을 포함한 전체 구조 상에 제1 절연막(1008)을 형성한다. 제1 절연막(1008)은 제1 및 제2 게이트 라인 패턴(1007A, 1007B)들 중 최 외각에 배치되는 선택 트랜지스터용 게이트 라인 패턴의 측벽에 형성되는 스페이서를 형성하기 위한 스페이서용 절연막일 수 있다. 제1 절연막(1008) 형성 공정시 게이트 라인 패턴들 사이의 공간이 좁아 게이트 라인 패턴들 사이의 공간이 완전히 매립되지 못한다. 이로 인하여 제1 게이트 라인 패턴(1007A) 사이의 공간에 제1 에어갭(A1)이 형성되고, 제2 게이트 라인 패턴(1007B) 사이의 공간에 제2 에어갭(A2)이 형성된다.
도 6을 참조하면, 제1 게이트 라인 패턴들(1007A) 사이에 형성된 제1 에어갭(A1) 및 제2 게이트 라인 패턴들(1007B) 사이에 형성된 제2 에어갭(A2)이 노출되도록 에치백 공정을 실시한다. 이로 인하여 제1 및 제2 에어갭(A1, A2)의 상단부는 개구부를 갖는다. 상술한 에치백 공정은 제1 절연막(1008)을 식각하여 선택 트랜지스터용 게이트 라인 패턴의 측벽에 잔류시키기 위한 공정 일 수 있다
도 7을 참조하면, 제1 게이트 라인 패턴들(1007A)의 상부를 덮는 마스크 패턴(1009)을 형성한다. 마스크 패턴(1009)는 포토 레지스트로 형성할 수 있다.
이 후, 마스크 패턴(1009)에 의해 오픈된 제2 게이트 라인 패턴들(1007B) 사이의 공간에 개구부를 갖는 제2 에어갭(A2)의 크기를 증가시키기 위하여 식각 공정을 실시한다. 이로 인하여 제2 에어갭(A2)의 임계치수는 제1 에어갭(A1)의 임계치수보다 크게 형성된다.
도 8을 참조하면, 마스크 패턴을 제거한 후, 노출된 제1 및 제2 에어갭(A1, A2)을 포함한 전체 구조 상에 제2 절연막(1010)을 형성한다. 이때 제2 절연막(1010)은 층간 절연막일 수 있다. 제2 절연막(1010)은 산화막으로 형성하는 것이 바람직하다.
제2 절연막(1010) 형성 공정 시 상단부가 노출되어 개구부를 갖던 제1 및 제2 에어갭(A1, A2)은 제2 절연막(1010)에 의해 개구부가 닫히게 된다.
상술한 바와 같이 본원 발명에 따르면, 게이트 라인들 사이의 공간에 에어갭이 형성되어 셀간 간섭 현상이 억제된다. 또한 전압 공급 회로와 상대적으로 거리가 가까운 제1 메모리 셀 영역(A)의 게이트 라인 패턴들 사이에 형성되는 에어갭보다 전압 공급 회로와 상대적으로 거리가 먼 제2 메모리 셀 영역(B)의 게이트 라인 패턴들 사이에 형성되는 에어갭의 임계 치수가 크도록 형성한다. 이로써 제2 메모리 셀 영역(B)에 배치된 게이트 라인 패턴들 간의 캐패시턴스가 낮아져 RC 딜레이 현상을 감소되며, 전압 공급 회로와의 거리에 따라 문턱 전압 분포가 변화되는 것이 억제된다.
도 9 내지 도 14는 본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 9를 참조하면, 도 1에 도시된 제1 메모리 셀 영역(A-A') 및 제2 메모리 셀 영역(B-B')이 정의된 반도체 기판(2000) 상에 터널 절연막(2001) 및 플로팅 게이트(floating gate)용 제1 도전막(2002)을 순차적으로 형성한다. 터널 절연막(2001)은 산화막으로 형성할 수 있으며, 제1 도전막(2002)은 폴리실리콘막으로 형성할 수 있다. 예를 들어, 제1 도전막(2002)은 불순물이 주입된 도프트(doped) 폴리실리콘막으로 형성하거나, 불순물이 주입되지 않은 언(undoped) 폴리실리콘막을 적층하여 형성할 수 있다. 이후 도면으로 도시되진 않았지만 통상적인 소자 분리 공정을 실시하여 소자 분리막을 형성할 수 있다.
이 후, 제1 도전막(2002) 상에 유전체막(2003), 콘트롤 게이트(control gate)용 제2 도전막(2004), 금속 게이트막(2005) 및 하드 마스크막(2006)을 순차적으로 적층하여 형성한다. 유전체막(2003)은 산화막, 질화막, 산화막이 순차적으로 적층된 ONO 구조로 형성하거나, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전물질의 단층으로 형성할 수 있다. 제2 도전막(2004)은 폴리실리콘막으로 형성할 수 있으며, 예를 들면, 도프트 폴리실리콘막으로 형성할 수 있다. 금속 게이트막(2005)은 텅스텐막, 티타늄막, 코발트막, 금속 실리사이드막 등으로 형성할 수 있다. 하드 마스크막(2006)은 산화막 또는 질화막 또는 산화막과 질화막으로 이루어진 이중 구조막으로 형성할 수 있다.
도 10을 참조하면, 패터닝 공정을 실시하여 제1 메모리 셀 영역(A-A') 상에 소자분리영역에 교차되는 방향으로 배열되는 제1 게이트 라인 패턴들(2007A)이 형성되고, 제2 메모리 셀 영역(B-B') 상에 소자분리영역에 교차되는 방향으로 배열되는 제2 게이트 라인 패턴들(2007B)이형성 된다.
제1 및 제2 게이트 라인 패턴(2007A, 2007B)들은 반도체 기판(2000) 상에 적층된 터널 절연막(2001), 제1 도전막(2002), 유전체막(2003), 제2 도전막(2004), 금속 게이트막(2005) 및 하드 마스크막(2006)으로 이루어진다.
이 후, 도면으로 도시되진 않았지만, 노출되는 소자분리영역의 소자 분리막 상단부를 식각하여 터널 절연막(2001)보다 소자 분리막의 상단부가 낮게 위치실 킬 수 있다. 이는 후속 에어갭 형성 공정시 에어갭이 터널 절연막(2001) 보다 낮은 위치까지 배치되도록 하기 위함이다.
도 11을 참조하면, 제1 및 제2 게이트 라인 패턴(2007A, 2007B)들을 포함한 전체 구조 상에 제1 절연막(2008)을 형성한다. 제1 절연막(2008)은 제1 및 제2 게이트 라인 패턴(2007A, 2007B)들 중 최 외각에 배치되는 선택 트랜지스터용 게이트 라인 패턴의 측벽에 형성되는 스페이서를 형성하기 위한 스페이서용 절연막일 수 있다. 제1 절연막(2008) 형성 공정시 게이트 라인 패턴들 사이의 공간이 좁아 게이트 라인 패턴들 사이의 공간이 완전히 매립되지 못한다. 이로 인하여 제1 게이트 라인 패턴(2007A) 사이의 공간에 제1 에어갭(A1)이 형성되고, 제2 게이트 라인 패턴(2007B) 사이의 공간에 제2 에어갭(A2)이 형성된다.
도 12를 참조하면, 제1 게이트 라인 패턴들(2007A) 사이에 형성된 제1 에어갭(A1) 및 제2 게이트 라인 패턴들(2007B) 사이에 형성된 제2 에어갭(A2)이 노출되도록 에치백 공정을 실시한다. 이로 인하여 제1 및 제2 에어갭(A1, A2)의 상단부는 개구부를 갖는다. 상술한 에치백 공정은 제1 절연막(2008)을 식각하여 선택 트랜지스터용 게이트 라인 패턴의 측벽에 잔류시키기 위한 공정 일 수 있다
도 13을 참조하면, 제2 게이트 라인 패턴들(2007B)의 상부를 덮는 마스크 패턴(2009)을 형성한다. 마스크 패턴(2009)는 포토 레지스트로 형성할 수 있다.
이 후, 마스크 패턴(2009)에 의해 오픈된 제1 메모리 셀 영역(A-A')의 전체 구조를 따라 보조막(2010)을 형성한다. 보다 상세하게는, 제1 에어갭(A1)의 표면을 따라 보조막(2010)을 형성하여 제1 에어갭(A1)의 임계치수가 제2 에어갭(A2)의 임계치수 보다 작아지도록 한다.
도 14를 참조하면, 마스크 패턴을 제거한 후, 노출된 제1 및 제2 에어갭(A1, A2)을 포함한 전체 구조 상에 제2 절연막(2011)을 형성한다. 이때 제2 절연막(2011)은 층간 절연막일 수 있다. 제2 절연막(2011)은 산화막으로 형성하는 것이 바람직하다.
제2 절연막(2011) 형성 공정 시 상단부가 노출되어 개구부를 갖던 제1 및 제2 에어갭(A1, A2)은 제2 절연막(2011)에 의해 개구부가 닫히게 된다.
상술한 바와 같이 본원 발명에 따르면, 게이트 라인들 사이의 공간에 에어갭이 형성되어 셀간 간섭 현상이 억제된다. 또한 전압 공급 회로와 상대적으로 거리가 가까운 제1 메모리 셀 영역(A)의 게이트 라인 패턴들 사이에 형성되는 에어갭보다 전압 공급 회로와 상대적으로 거리가 먼 제2 메모리 셀 영역(B)의 게이트 라인 패턴들 사이에 형성되는 에어갭의 임계 치수가 크도록 형성한다. 이로써 제2 메모리 셀 영역(B)에 배치된 게이트 라인 패턴들 간의 캐패시턴스가 낮아져 RC 딜레이 현상을 감소되며, 전압 공급 회로와의 거리에 따라 문턱 전압 분포가 변화되는 것이 억제된다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 도 1 및 도 3 내지 14에서 상술한 실시예들을 참조하여 설명한 반도체 메모리 장치를 포함한다. 또한, 반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 반도체 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 반도체 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 15를 참조하여 설명한 바와 같이, 반도체 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
100 : 메모리 셀 블럭 200 : 전압 공급 회로
210 : 전압 생성부 220 : 디코더
1000 : 반도체 기판 1001 : 터널 절연막
1002 : 제1 도전막 1003 : 유전체막
1004 : 제2 도전막 1005 : 금속 게이트막
1006 : 하드 마스크막 1007A,1007B : 제1 및 제2 게이트 라인 패턴
1008 : 제1 절연막 1009 : 마스크 패턴
1010 : 제2 절연막

Claims (17)

  1. 반도체 기판에 정의된 제1 메모리 셀 영역과 제2 메모리 셀 영역 상에 형성된 메모리 셀 블럭;
    상기 메모리 셀 블럭에 포함된 다수의 메모리 셀들의 게이트 라인들에 동작 전압을 인가하기 위한 전압 공급 회로를 포함하며,
    상기 제1 메모리 셀 영역의 게이트 라인들 사이에 배치된 제1 에어갭의 크기가 상기 제2 메모리 셀 영역의 게이트 라인들 사이에 배치된 제2 에어갭의 크기보다 작은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리 셀 영역은 상기 메모리 셀 블럭 중 상기 전압 공급 회로와 인접한 영역이며, 상기 제2 메모리 셀 영역은 상기 메모리 셀 블럭 중 상기 제1 메모리 셀 영역을 제외한 영역인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 메모리 셀 영역이 상기 전압 공급 회로와 상기 제2 메모리 셀 영역 사이에 위치하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전압 공급 회로는 상기 동작 전압을 생성하기 위한 전압 생성부; 및
    상기 동작 전압을 상기 다수의 메모리 셀들의 게이트 라인들에 선택적으로 인가하기 위한 디코더를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 에어갭의 크기에 따라 상기 제1 및 제2 메모리 셀 영역의 게이트 라인들의 RC 딜레이가 변화되는 반도체 메모리 장치.
  6. 반도체 기판에 정의된 제1 메모리 셀 영역 및 제2 메모리 셀 영역 상에 제1 게이트 라인 패턴들 및 제2 게이트 라인 패턴들을 형성하는 단계;
    상기 제1 메모리 셀 영역 상에 형성된 상기 제1 게이트 라인 패턴들 사이의 공간에 제1 에어갭이 형성되고, 상기 제2 메모리 셀 영역 상에 형성된 상기 제2 게이트 라인 패턴들 사이의 공간에 제2 에어갭이 형성되도록 제1 절연막을 형성하는 단계; 및
    상기 제2 에어갭의 임계치수를 증가시켜 상기 제1 에어갭의 임계치수보다 커지도록 상기 제2 메모리 셀 영역 상에 형성된 상기 제1 절연막을 선택적으로 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 메모리 셀 영역은 메모리 셀 블럭이 형성되는 영역 중 메모리 셀들에 동작 전압을 인가하기 위한 전압 공급 회로와 인접한 영역이며, 상기 제2 메모리 셀 영역은 상기 메모리 셀 블럭이 형성되는 영역 중 상기 제1 메모리 셀 영역을 제외한 영역인 반도체 메모리 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제1 메모리 셀 영역이 메모리 셀들에 동작 전압을 인가하기 위한 전압 공급 회로와 상기 제2 메모리 셀 영역 사이에 위치하는 반도체 메모리 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제1 게이트 라인 패턴들 및 상기 제2 게이트 라인 패턴들을 형성하는 단계는
    상기 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막, 상기 도전막 및 상기 터널 절연막을 패터닝하여 평행한 다수의 게이트 라인 패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제1 절연막을 선택적으로 식각하는 단계는
    상기 제1 및 제2 에어갭의 상단부가 노출되도록 상기 제1 절연막을 식각하는 단계;
    상기 제1 메모리 셀 영역 상에 형성된 상기 제1 절연막을 덮고, 상기 제2 메모리 셀 영역 상에 형성된 상기 제1 절연막이 오픈되는 마스크 패턴을 형성하는 단계; 및
    상기 제2 메모리 셀 영역 상에 상단부가 노출된 상기 제2 에어갭의 임계치수가 증가하도록 상기 제1 절연막을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  11. 제 10 있어서,
    상기 제2 에어갭의 임계치수가 증가하도록 상기 제1 절연막을 식각하는 단계 이 후,
    상기 마스크 패턴을 제거하는 단계; 및
    상기 제1 및 제2 에어갭의 개구부가 덮혀지도록 상기 제1 절연막상에 제2 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  12. 반도체 기판에 정의된 제1 메모리 셀 영역 및 제2 메모리 셀 영역 상에 제1 게이트 라인 패턴들 및 제2 게이트 라인 패턴들을 형성하는 단계;
    상기 제1 메모리 셀 영역 상에 형성된 상기 제1 게이트 라인 패턴들 사이의 공간에 제1 에어갭이 형성되고, 상기 제2 메모리 셀 영역 상에 형성된 상기 제2 게이트 라인 패턴들 사이의 공간에 제2 에어갭이 형성되도록 제1 절연막을 형성하는 단계; 및
    상기 제1 에어갭의 임계치수를 감소시켜 상기 제2 에어갭의 임계치수보다 작아지도록 상기 제1 메모리 셀 영역 상에 형성된 상기 제1 에어갭의 내벽에 보조막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 메모리 셀 영역은 메모리 셀 블럭이 형성되는 영역 중 메모리 셀들에 동작 전압을 인가하기 위한 전압 공급 회로와 인접한 영역이며, 상기 제2 메모리 셀 영역은 상기 메모리 셀 블럭이 형성되는 영역 중 상기 제1 메모리 셀 영역을 제외한 영역인 반도체 메모리 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제1 메모리 셀 영역이 메모리 셀들에 동작 전압을 인가하기 위한 전압 공급 회로와 상기 제2 메모리 셀 영역 사이에 위치하는 반도체 메모리 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제1 게이트 라인 패턴들 및 상기 제2 게이트 라인 패턴들을 형성하는 단계는
    상기 반도체 기판 상에 터널 절연막, 도전막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막, 상기 도전막 및 상기 터널 절연막을 패터닝하여 평행한 다수의 게이트 라인 패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 보조막을 형성하는 단계는
    상기 제1 및 제2 에어갭의 상단부가 노출되도록 상기 제1 절연막을 식각하는 단계;
    상기 제2 메모리 셀 영역 상에 형성된 상기 제1 절연막을 덮고, 상기 제1 메모리 셀 영역 상에 형성된 상기 제1 절연막이 오픈되는 마스크 패턴을 형성하는 단계; 및
    상기 제2 에어갭의 임계치수보다 상기 제1 에어갭의 임계치수가 작아지도록 상단부가 노출된 상기 제1 에어갭의 표면을 따라 상기 보조막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  17. 제 16 있어서,
    상기 보조막을 형성하는 단계 이 후,
    상기 마스크 패턴을 제거하는 단계; 및
    상기 제1 및 제2 에어갭의 개구부가 덮혀지도록 상기 제1 절연막상에 제2 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.

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