KR102402482B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

게이트 전극과 다른 노드 사이의 기생 정전 용량을 줄여줌으로써, 동작 특성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 액티브 영역과, 상기 액티브 영역에 바로 인접하는 필드 영역을 포함하는 기판, 상기 액티브 영역의 상기 기판으로부터 돌출된 제1 핀형 패턴, 상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 제1 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극, 상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제3 부분과 제4 부분을 포함하는 제2 게이트 전극으로, 상기 제4 부분은 상기 제2 부분과 마주하고, 상기 제3 부분은 상기 제1 핀형 패턴과 교차하고 상기 제1 부분과 마주하는 제2 게이트 전극, 상기 기판 상에, 상기 제1 부분과 상기 제3 부분 사이에 배치되고, 제1 유전 상수를 갖는 제1 층간 절연 구조체, 및 상기 기판 상에, 상기 제2 부분과 상기 제4 부분 사이에 배치되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 층간 절연 구조체를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
본 발명이 해결하려는 과제는, 게이트 전극과 다른 노드 사이의 기생 정전 용량을 줄여줌으로써, 동작 특성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 게이트 전극과 다른 노드 사이의 기생 정전 용량을 줄여줌으로써, 동작 특성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 액티브 영역과, 상기 액티브 영역에 바로 인접하는 필드 영역을 포함하는 기판; 상기 액티브 영역의 상기 기판으로부터 돌출된 제1 핀형 패턴; 상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 제1 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극; 상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제3 부분과 제4 부분을 포함하는 제2 게이트 전극으로, 상기 제4 부분은 상기 제2 부분과 마주하고, 상기 제3 부분은 상기 제1 핀형 패턴과 교차하고 상기 제1 부분과 마주하는 제2 게이트 전극; 상기 기판 상에, 상기 제1 부분과 상기 제3 부분 사이에 배치되고, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 및 상기 기판 상에, 상기 제2 부분과 상기 제4 부분 사이에 배치되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 층간 절연 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분과 상기 제3 부분 사이의 상기 제1 핀형 패턴 상에 형성된 소오스/드레인을 더 포함하고, 상기 제1 층간 절연 구조체는 상기 소오스/드레인 상에 형성되고, 상기 필드 영역에는 핀형 패턴이 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 유전 상수는 상기 제2 유전 상수보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체는 에어갭을 포함하고, 상기 제1 층간 절연 구조체는 에어갭을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체 및 상기 제2 층간 절연 구조체는 에어갭을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고, 상기 제1 부분의 측벽 상에서 상기 게이트 스페이서의 두께는, 상기 제2 부분의 측벽 상에서 상기 게이트 스페이서의 두께와 다르다.
본 발명의 몇몇 실시예에서, 상기 게이트 스페이서는 상기 제1 부분의 측벽 및 상기 제2 부분의 측벽 상에 형성된 내측 스페이서와, 상기 제1 부분의 측벽 상에 형성되고 상기 제2 부분의 측벽 상에 비형성되는 외측 스페이서를 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 스페이서는 트렌치를 정의하고, 상기 트렌치의 측벽 및 바닥면을 따라 형성되는 게이트 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 제1 부분의 측벽 상에 형성되고, 상기 제2 부분의 측벽 상에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽 및 바닥면을 따라 형성되는 게이트 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 제2 층간 절연 구조체와 접한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽 및 바닥면 상에 형성된 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 제1 부분의 측벽 및 바닥면을 따라 형성되고, 상기 제2 부분의 바닥면 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 제2 부분의 측벽 상에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 부분과 상기 제2 층간 절연 구조체 사이에, 상기 제2 부분의 측벽 상에 형성되는 라이너를 더 포함하고, 상기 라이너는 상기 제2 층간 절연 구조체 및 상기 기판 사이로 연장되는 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 상면을 따라 형성되는 캡핑 패턴을 더 포함하고, 상기 캡핑 패턴은 상기 제1 부분의 상면 상에 형성되고, 상기 제2 부분의 상면 상에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체는 상기 제2 부분의 상면을 덮는다.
본 발명의 몇몇 실시예에서, 트렌치를 정의하고, 제1 부분의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고, 상기 제1 부분은 상기 트렌치의 일부를 채우고, 상기 캡핑 패턴은 상기 트렌치의 나머지를 채운다.
본 발명의 몇몇 실시예에서, 상기 제1 부분과 상기 제3 부분은 상기 액티브 영역 상에 놓여 있고, 상기 제2 부분과 제4 부분은 상기 필드 영역 상에 놓여 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 액티브 영역은 상기 제1 깊이보다 깊은 제2 트렌치에 의해 정의된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 교차하는 제2 핀형 패턴을 더 포함하고, 상기 제2 층간 절연 구조체는 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 상기 제2 핀형 패턴과 교차하는 제5 부분을 포함하고, 상기 제2 게이트 전극은 상기 제2 핀형 패턴과 교차하고, 상기 제5 부분과 마주하는 제6 부분을 포함하고, 상기 기판 상에, 상기 제5 부분과 상기 제6 부분 사이에 배치되고, 제3 유전 상수를 갖는 제3 층간 절연 구조체를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 유전 상수는 상기 제2 유전 상수보다 크고, 상기 제3 층간 절연 구조체는 상기 제1 층간 절연 구조체와 동일한 절연 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1 핀형 패턴; 상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 제1 거리만큼 이격된 제2 핀형 패턴; 상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격된 제3 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 부분과, 상기 제3 핀형 패턴과 교차하는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하는 제1 게이트 전극; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제4 부분과, 상기 제3 핀형 패턴과 교차하는 제5 부분과, 상기 제4 부분과 상기 제5 부분 사이의 제6 부분을 포함하는 제2 게이트 전극; 상기 기판 상에, 상기 제1 부분과 상기 제4 부분 사이에 배치되고, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 상기 기판 상에, 상기 제2 부분과 상기 제5 부분 사이에 배치되고, 제2 유전 상수를 갖는 제2 층간 절연 구조체; 및 상기 기판 상에, 상기 제3 부분과 상기 제6 부분 사이에 배치되고, 상기 제1 유전 상수 및 제2 유전 상수와 다른 제3 유전 상수를 갖는 제3 층간 절연 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 유전 상수는 상기 제1 유전 상수 및 상기 제2 유전 상수보다 작다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체는 상기 제1 층간 절연 구조체와 동일한 절연 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 층간 절연 구조체는 에어갭을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체에 포함된 절연 물질의 유전 상수는 상기 제2 층간 절연 구조체에 포함된 절연 물질의 유전 상수보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽 사이에서, 상기 제1 층간 절연 구조체의 폭은 상기 제3 층간 절연 구조체의 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽 사이에서, 상기 제3 층간 절연 구조체의 폭은 상기 제1 층간 절연 구조체의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 측벽 및 상기 제3 층간 절연 구조체 사이에 개재되는 삽입막의 개수는 상기 제1 게이트 전극의 측벽 및 상기 제1 층간 절연 구조체 사이에 개재되는 삽입막의 개수보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 상에, 상기 제2 부분과 연결되는 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 컨택과 중첩되는 영역에 배치되고, 상기 제3 유전 상수보다 큰 제4 유전 상수를 갖는 제4 층간 절연 구조체를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제4 층간 절연 구조체는 상기 제1 층간 절연 구조체 및 상기 제2 층간 절연 구조체와 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 상기 제2 핀형 패턴과 상기 제3 핀형 패턴 사이에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 액티브 영역을 정의하는 제1 깊이의 제1 트렌치; 상기 액티브 영역 내에, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치에 의해 정의되는 핀형 패턴; 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막; 상기 필드 절연막 상에, 상기 핀형 패턴과 교차하고, 상기 액티브 영역과 오버랩되는 제1 부분과, 상기 액티브 영역과 비오버랩되는 제2 부분을 포함하는 게이트 전극; 상기 필드 절연막 상에, 상기 제1 부분의 측벽을 덮고, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 및 상기 필드 절연막 상에, 상기 제2 부분의 측벽을 덮고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 층간 절연 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 유전 상수는 상기 제2 유전 상수보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체는 에어갭을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과, 제2 영역과, 상기 제1 영역 및 제2 영역 사이의 제3 영역을 포함하는 기판; 상기 제1 영역에서, 상기 기판 상의 제1 핀형 패턴; 상기 제2 영역에서, 상기 기판 상의 제2 핀형 패턴; 상기 제1 핀형 패턴 상에, 제1 에피택셜층을 포함하는 제1 소오스/드레인; 상기 제2 핀형 패턴 상에, 제2 에피택셜층을 포함하는 제2 소오스/드레인; 상기 제1 영역의 상기 기판 상에, 상기 제1 소오스/드레인을 덮는 제1 층간 절연 구조체; 상기 제2 영역의 상기 기판 상에, 상기 제2 소오스/드레인을 덮는 제2 층간 절연 구조체; 및 상기 제3 영역의 상기 기판 상에, 상기 제1 층간 절연 구조체 및 상기 제2 층간 절연 구조체와 접하는 제3 층간 절연 구조체를 포함하고, 상기 제3 층간 절연 구조체의 유전 상수는 상기 제1 층간 절연 구조체의 유전 상수 및 상기 제2 층간 절연 구조체의 유전 상수보다 작다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성된 필드 절연막을 더 포함하고, 상기 제1 내지 제3 층간 절연 구조체는 상기 필드 절연막 상에 형성되고, 상기 제3 층간 절연 구조체와 상기 필드 절연막 사이에, 반도체 패턴이 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제3 영역의 상기 기판 상에, 핀형 패턴이 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체는 상기 제2 층간 절연 구조체와 동일한 절연 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체에 포함된 제1 절연 물질의 유전 상수는 상기 제3 층간 절연 구조체에 포함된 제2 절연 물질의 유전 상수보다 크다.
본 발명의 몇몇 실시예에서, 상기 제3 층간 절연 구조체는 에어갭을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 층간 절연 구조체는 제1 절연 물질 내에 형성된 에어갭을 포함하고, 상기 제1 절연 물질의 유전 상수는 상기 제1 층간 절연 구조체에 포함된 제2 절연 물질의 유전 상수와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에서, 상기 기판 상의 제3 핀형 패턴과, 상기 제3 핀형 패턴 상에 제3 에피택셜층을 포함하는 제3 소오스/드레인을 더 포함하고, 상기 제1 층간 절연 구조체는 상기 제1 에피택셜층 및 상기 제3 에피택셜층을 덮는다.
본 발명의 몇몇 실시예에서, 상기 제1 에피택셜층과 상기 제3 에피택셜층은 서로 간에 접한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 액티브 영역과, 상기 액티브 영역과 경계를 이루는 필드 영역을 포함하는 기판; 상기 기판 상에, 제1 방향으로 연장되는 적어도 하나 이상의 핀형 패턴; 상기 적어도 하나 이상의 핀형 패턴 중 제1 핀형 패턴과 교차하고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 및 제2 게이트 전극; 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제1 핀형 패턴 상에 형성되는 소오스/드레인; 및 상기 액티브 영역 상에, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 및 상기 필드 영역 상에, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖고, 상기 제1 층간 절연 구조체와 접하는 제2 층간 절연 구조체를 포함하고, 상기 제1 층간 절연 구조체 및 상기 제2 층간 절연 구조체 사이의 경계는 상기 액티브 영역 및 상기 필드 영역 사이의 경계로부터 이격 거리(M)만큼 상기 필드 영역 쪽에 위치하고, 상기 적어도 하나 이상의 핀형 패턴은 핀 피치(P)를 갖도록 형성되고, 상기 소오스/드레인은 상기 제2 방향으로 SW의 폭을 가질 때, 상기 이격 거리(M)은 상기 소오스/드레인의 폭(SW)에서 상기 핀 피치(P)를 뺀 값의 절반보다 크다.
본 발명의 몇몇 실시예에서, 상기 이격 거리(M)는 상기 액티브 영역을 정의할 때 사용하는 마스크의 오정렬 마진(misalign margin)을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 이격 거리(M)는 상기 제2 층간 절연 구조체를 형성할 때 사용하는 마스크의 오정렬 마진을 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 핀형 패턴이 형성된 액티브 영역과, 핀형 패턴이 비형성되는 필드 영역을 정의하고, 상기 기판 상에, 상기 핀형 패턴과 교차하고, 상기 액티브 영역과 상기 필드 영역에 걸쳐 형성되는 제1 게이트 전극 및 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극과 제2 게이트 전극 사이의 상기 핀형 패턴 상에, 소오스/드레인을 형성하고, 상기 액티브 영역의 상기 기판 상에, 상기 소오스/드레인을 덮는 제1 층간 절연 구조체를 형성하고, 상기 필드 영역의 상기 기판 상에, 상기 제1 층간 절연 구조체와 접하고, 상기 제1 층간 절연 구조체와 다른 유전 상수를 갖는 제2 층간 절연 구조체를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체를 형성하는 것은 상기 기판 상에, 상기 제1 게이트 전극의 측벽과, 상기 제2 게이트 전극의 측벽을 감싸고, 상기 소오스/드레인을 덮는 층간 절연막을 형성하고, 상기 필드 영역의 상기 층간 절연막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체는 상기 층간 절연막보다 낮은 유전 상수를 갖는 물질을 증착하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체를 형성한 후, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 제거하여, 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 및 제2 트렌치를 각각 채우는 제3 게이트 전극 및 제4 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인을 형성하는 것과, 상기 제1 층간 절연 구조체를 형성하는 것 사이에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 제거하여, 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 및 제2 트렌치를 각각 채우는 제3 게이트 전극 및 제4 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 층간 절연 구조체를 형성한 후, 상기 제3 게이트 전극 및/또는 제4 게이트 전극과 연결되는 컨택을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연 구조체를 형성하기 전에, 상기 제3 게이트 전극 및/또는 제4 게이트 전극과 연결되는 컨택을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2a 및 도 2b는 각각 도 1의 A1 - A1 및 A2 - A2를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 B - B를 따라서 절단한 단면도들이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 도 1의 D - D를 따라서 절단한 단면도이다.
도 6은 도 1의 E - E를 따라서 절단한 단면도이다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21 및 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 28은 도 27의 C - C를 따라서 절단한 단면도이다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 31 내지 도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 37 내지 도 41b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 42a 내지 도 44c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 45는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2a 및 도 2b는 각각 도 1의 A1 - A1 및 A2 - A2를 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 B - B를 따라서 절단한 단면도들이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5는 도 1의 D - D를 따라서 절단한 단면도이다. 도 6은 도 1의 E - E를 따라서 절단한 단면도이다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100)과, 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 소오스/드레인(140)과, 제2 소오스/드레인(240)과, 제1 층간 절연 구조체(181)와, 제2 층간 절연 구조체(182)와, 제1 컨택(510)과, 제2 컨택(520)과, 제3 컨택(530)을 포함할 수 있다.
기판(100)은 제1 액티브 영역(ACT1)과, 제2 액티브 영역(ACT2)과, 제1 필드 영역(FX1)을 포함할 수 있다. 제1 필드 영역(FX1)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 바로 인접하여 형성될 수 있다. 제1 필드 영역(FX1)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 경계를 이룰 수 있다.
제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 서로 간에 이격되어 있다. 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 제1 필드 영역(FX1)에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)의 주변을 필드 영역이 감싸고 있을 수 있다. 이 때, 필드 영역 중, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2) 사이에 있는 부분이 제1 필드 영역(FX1)일 수 있다.
예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 액티브 영역일 수 있고, 액티브 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 액티브 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴이 형성되는 부분이고, 필드 영역은 핀형 패턴이 형성되지 않는 영역일 수 있다.
도 4와 같이, 제1 액티브 영역(ACT1) 및 제1 필드 영역(FX1) 사이와, 제2 액티브 영역(ACT2) 및 제1 필드 영역(FX1) 사이에, 제1 필드 영역(FX1)을 정의하는 깊은 트렌치가 형성되지 않을 수 있다. 즉, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2) 사이에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 정의하는 트렌치 이외에, 다른 깊이를 갖는 트렌치는 형성되지 않을 수 있다. 한편, 제1 필드 영역(FX1)이 깊은 트렌치에 의해 정의되는 경우는 도 24를 이용하여 설명한다.
덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 액티브 영역인지 구분할 수 있음은 자명하다.
예를 들어, 제1 액티브 영역(ACT1)에 형성되는 트랜지스터 및 제2 액티브 영역(ACT2)에 형성되는 트랜지스터는 서로 동일한 타입일 수도 있고, 서로 다른 타입일 수도 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 제1 액티브 영역(ACT1)에 형성될 수 있다. 제1 핀형 패턴(110)은 제1 액티브 영역(ACT1)의 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다.
제2 핀형 패턴(210)은 제2 액티브 영역(ACT2)에 형성될 수 있다. 제2 핀형 패턴(210)은 제2 액티브 영역(ACT2)의 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴(210)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제1 핀형 패턴(110)과 나란하게 형성될 수 있다.
도 1에서, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 각각 하나의 핀형 패턴이 형성될 수도 있다. 하지만, 도시된 것과 달리, 제1 액티브 영역(ACT1) 및/또는 제2 액티브 영역(ACT2)에 둘 이상의 핀형 패턴이 형성될 수도 있다. 이에 관한 설명은 도 27을 이용하여 설명한다.
즉, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)는 각각 적어도 하나 이상의 핀형 패턴이 형성될 수 있다. 하지만, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)에 각각 하나의 핀형 패턴이 형성된 경우를 중심으로 먼저 설명한다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에, 제1 필드 영역(FX1)의 기판(100)으로부터 돌출된 핀형 패턴은 형성되지 않을 수 있다. 또는, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이의 제1 필드 영역(FX1)에서, 반도체 패턴이 형성될 수 있는 노출된 핀형 패턴이 없을 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 액티브 영역(ACT1)과, 제2 액티브 영역(ACT2)과, 제1 필드 영역(FX1)에 걸쳐 형성될 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 둘러싸도록 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
도 1에서, 제1 내지 제3 게이트 전극(120, 220, 320)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 게이트 전극(120) 및 제2 게이트 전극(220)에 관한 설명은 제3 게이트 전극(320)에도 적용될 수 있으므로, 이하의 설명은 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 중심으로 설명한다.
또한, 도 1에서, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 모두 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴(110)과 교차하는 제1 게이트 전극(120)과, 제2 핀형 패턴(210)과 교차하는 제1 게이트 전극(120)은 서로 분리되어 있을 수도 있다. 또는, 제1 핀형 패턴(110)과 교차하는 제2 게이트 전극(220)과, 제2 핀형 패턴(210)과 교차하는 제2 게이트 전극(220)은 서로 분리되어 있을 수도 있다. 나아가, 제1 핀형 패턴(110)과 교차하는 제1 및 제2 게이트 전극(120, 220)과, 제2 핀형 패턴(210)과 교차하는 제1 및 제2 게이트 전극(120, 220)은 서로 분리되어 있을 수도 있다.
이하의 설명에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하는 제1 게이트 전극(120)은 서로 분리되어 있지 않고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하는 제2 게이트 전극(220)은 서로 분리되어 있지 않는 것으로 설명한다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 기판(100) 상의 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 제2 방향(Y)을 따라서 길게 연장될 수 있다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 제1 액티브 영역(ACT1)과, 제1 필드 영역(FX1)과, 제2 액티브 영역(ACT2)에 걸쳐 형성될 수 있다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다.
제1 게이트 스페이서(130)는 제2 방향(Y)으로 연장되는 제1 트렌치(130t)를 정의하고, 제2 게이트 스페이서(230)는 제2 방향(Y)으로 연장되는 제2 트렌치(230t)를 정의할 수 있다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 경우에 따라, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 이후에 설명되는 제1 내지 제3 층간 절연 구조체(181, 182, 183) 및 상부 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 2a 및 도 2b에서, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)가 복수의 막일 경우, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)의 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
다르게 설명하면, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)가 복수의 막일 경우, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 L자 모양의 막과 I자 모양의 막의 조합일 수 있다.
제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)이 복수의 막인 경우는 도 19 및 도 20을 이용하여 설명한다.
제1 게이트 절연막(125)은 제1 액티브 영역(ACT1)과, 제1 필드 영역(FX1)과, 제2 액티브 영역(ACT2)에 걸쳐 형성될 수 있다. 제1 게이트 절연막(125)은 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 게이트 절연막(125)은 제1 트렌치(130t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 게이트 절연막(125)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 프로파일과, 필드 절연막(105)의 상면과, 제1 게이트 스페이서(130)의 내측벽을 따라서 형성될 수 있다.
덧붙여, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에, 계면막(interfacial layer)(126)이 더 형성될 수 있다. 도시되지 않았지만, 도 2a에서도, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에 계면막이 더 형성될 수 있다. 이 때, 제1 게이트 절연막(125) 및 제2 핀형 패턴(210) 사이에도, 계면막(interfacial layer)이 더 형성될 수 있다.
도 3b에서, 계면막(126)이 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
계면막(126)을 형성하는 방법에 따라, 계면막(126)은 필드 절연막(105)의 상면을 따라서 연장될 수도 있다.
이하에서, 설명의 편의성을 위해, 계면막(126)을 도시하지 않은 도면을 이용하여 설명한다.
제2 게이트 절연막(225)은 제1 액티브 영역(ACT1)과, 제1 필드 영역(FX1)과, 제2 액티브 영역(ACT2)에 걸쳐 형성될 수 있다. 제2 게이트 절연막(225)은 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다.
제2 게이트 절연막(125)은 제2 트렌치(230t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 게이트 절연막(225)에 관한 설명은 제1 게이트 절연막(125)에 관한 설명과 실질적으로 유사하므로, 이하 생략한다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 제1 게이트 절연막(125) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(130t)를 채울 수 있다.
제2 게이트 전극(220)은 제2 게이트 절연막(225) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 트렌치(230t)를 채울 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 액티브 영역(ACT1)과, 제1 필드 영역(FX1)과, 제2 액티브 영역(ACT2)에 걸쳐 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다.
다르게 설명하면, 제1 게이트 스페이서(130)는 제1 게이트 전극(120)의 측벽 상에 형성되고, 제2 게이트 스페이서(230)는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다.
또한, 제1 게이트 절연막(125)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 형성되고, 제2 게이트 절연막(225)은 제2 게이트 전극(220)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 게이트 전극(120)은 제1 부분(120a)과, 제2 부분(120b)과, 제3 부분(120c)를 포함할 수 있다.
제1 게이트 전극의 제1 부분(120a)은 제1 액티브 영역(ACT1)에 형성되고, 제1 게이트 전극의 제3 부분(120c)은 제2 액티브 영역(ACT2)에 형성될 수 있다. 제1 게이트 전극의 제2 부분(120b)은 제1 게이트 전극의 제1 부분(120a)과, 제1 게이트 전극의 제3 부분(120c) 사이에 위치할 수 있다.
제1 게이트 전극의 제2 부분(120b)은 제1 필드 영역(FX1)에 형성될 수 있다. 제1 게이트 전극의 제2 부분(120b)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 오버랩되지 않을 수 있다.
제1 게이트 전극의 제1 부분(120a)은 제1 핀형 패턴(110)과 교차하여, 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다. 제1 게이트 전극의 제1 부분(120a)은 제1 액티브 영역(ACT1)과 오버랩될 수 있다.
제1 게이트 전극의 제3 부분(120c)은 제2 핀형 패턴(210)과 교차하여, 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(210)을 감쌀 수 있다. 제1 게이트 전극의 제3 부분(120c)은 제2 액티브 영역(ACT2)과 오버랩될 수 있다.
한편, 제1 게이트 전극의 제2 부분(120b)은 교차하는 핀형 패턴이 없다. 좀 더 구체적으로, 제1 게이트 전극의 제2 부분(120b)에 의해 감싸이는 핀형 패턴은 없을 수 있다.
제2 게이트 전극(220)은 제1 부분(220a)과, 제2 부분(220b)과, 제3 부분(220c)을 포함할 수 있다. 제2 게이트 전극의 제1 부분(220a)은 제1 게이트 전극의 제1 부분(120a)에 대응되고, 제2 게이트 전극의 제2 부분(220b)은 제1 게이트 전극의 제2 부분(120b)에 대응되고, 제2 게이트 전극의 제3 부분(220c)은 제1 게이트 전극의 제3 부분(120c)에 대응될 수 있다.
이에 따라, 제2 게이트 전극의 제1 부분(220a)은 제1 액티브 영역(ACT1)에 형성되고, 제2 게이트 전극의 제3 부분(220c)은 제2 액티브 영역(ACT2)에 형성될 수 있다. 제2 게이트 전극의 제2 부분(220b)은 제2 게이트 전극의 제1 부분(220a)과, 제2 게이트 전극의 제3 부분(220c) 사이에 위치할 수 있다.
제2 게이트 전극의 제2 부분(220b)은 제1 필드 영역(FX1)에 형성될 수 있다. 제2 게이트 전극의 제2 부분(220b)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과 오버랩되지 않을 수 있다.
제2 게이트 전극의 제1 부분(220a)은 제1 핀형 패턴(110)과 교차하여, 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다. 제2 게이트 전극의 제1 부분(220a)은 제1 액티브 영역(ACT1)과 오버랩될 수 있다.
제2 게이트 전극의 제3 부분(220c)은 제2 핀형 패턴(210)과 교차하여, 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(210)을 감쌀 수 있다. 제2 게이트 전극의 제3 부분(220c)은 제2 액티브 영역(ACT2)과 오버랩될 수 있다.
한편, 제2 게이트 전극의 제2 부분(220b)은 교차하는 핀형 패턴이 없다. 좀 더 구체적으로, 제2 게이트 전극의 제2 부분(220b)에 의해 감싸이는 핀형 패턴은 없을 수 있다.
제1 게이트 전극의 제1 부분(120a) 및 제2 게이트 전극의 제1 부분(220a)은 제1 액티브 영역(ACT1)의 제2 방향(Y)으로의 폭으로 정의되는 것은 아니다. 또한, 제1 게이트 전극의 제3 부분(120c) 및 제2 게이트 전극의 제3 부분(220c)은 제2 액티브 영역(ACT2)의 제2 방향(Y)으로의 폭으로 정의되는 것은 아니다. 예를 들어, 제1 게이트 전극의 제1 부분(120a)의 일부 및 제2 게이트 전극의 제1 부분(220a)의 일부는 제1 필드 영역(FX1)에 형성될 수도 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 단일막으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(120) 및/또는 제2 게이트 전극(220)은 각각 배리어막, 일함수 조절막, 필링막 등 복수개의 막을 포함할 수 있음은 물론이다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 소오스/드레인(140)은 제1 게이트 전극(120)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제1 소오스/드레인(140)은 제1 핀형 패턴(110) 상에 형성된 제1 에피택셜층(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 소오스/드레인(240)은 제1 게이트 전극(120)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 소오스/드레인(240)은 제2 핀형 패턴(210) 상에 형성된 제2 에피택셜층(245)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
즉, 예를 들어, 제1 소오스/드레인(140)은 제1 핀형 패턴(110) 내에 형성된 불순물 영역일 수도 있고, 제1 핀형 패턴(110)의 프로파일을 따라 형성된 에피택셜층을 포함할 수도 있다.
제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 예를 들어, 상승된 소오스/드레인일 수 있다.
도 3에서, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 필드 절연막(105)의 상면을 따라 연장되는 외주면을 포함하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 에피택셜층(145) 및/또는 제2 에피택셜층(245)은 필드 절연막(105)의 상면을 따라 연장되고, 필드 절연막(105)의 면접촉하는 외주면을 포함할 수도 있다.
덧붙여, 제1 필드 영역(FX1)에는, 필드 절연막(105)의 상면 보다 위로 돌출되는 핀형 패턴이 없으므로, 제1 필드 영역(FX1)에는 제1 에피택셜층(145) 및 제2 에피택셜층(245)과 같은 반도체 패턴이 형성되지 않을 수 있다.
본 발명의 몇몇 실시예에 따른 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)의 트랜지스터가 PMOS 트랜지스터인 경우, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 몇몇 실시예에 따른 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)의 트랜지스터가 NMOS 트랜지스터인 경우, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 실리콘일 때, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)의 트랜지스터가 NMOS 트랜지스터인 경우, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 동일한 물질, 즉 실리콘을 포함할 수도 있다.
만약, 제1 액티브 영역(ACT1)의 트랜지스터와 제2 액티브 영역(ACT2)의 트랜지스터가 서로 다른 타입일 경우, 제1 에피택셜층(145) 및 제2 에피택셜층(245)은 각각의 타입에 맞는 물질을 포함할 수 있다.
하부 층간 절연막(181, 182, 183)은 기판(100) 상의 필드 절연막 상에 형성될 수 있다. 하부 층간 절연막은 제1 층간 절연 구조체(181)와, 제2 층간 절연 구조체(182)와, 제3 층간 절연 구조체(183)를 포함할 수 있다.
제1 층간 절연 구조체(181)는 기판(100) 상의 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연 구조체(181)는 제1 핀형 패턴(110) 상의 제1 소오스/드레인(140) 상에 형성될 수 있다. 제1 층간 절연 구조체(181)는 제1 에피택셜층(145)을 덮을 수 있다.
제1 층간 절연 구조체(181)는 제1 게이트 전극의 제1 부분(120a)과 제2 게이트 전극의 제1 부분(220a) 사이에 배치될 수 있다. 제1 층간 절연 구조체(181)는 제1 게이트 전극의 제1 부분(120a)의 측벽 및 제2 게이트 전극의 제1 부분(220a)의 측벽을 감쌀 수 있다.
제1 층간 절연 구조체(181)의 상면은 예를 들어, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓일 수 있다.
제1 층간 절연 구조체(181)는 제1 액티브 영역(ACT1)에 형성될 수 있다. 또한, 제1 층간 절연 구조체(181)의 일부는 제1 필드 영역(FX1)의 기판(100) 상에 형성될 수 있다. 제1 층간 절연 구조체(181)와 제1 필드 영역(FX1)이 중첩되는 마진 폭(M)에 관한 설명은 도 31 내지 도 44c를 이용하여 설명하는 반도체 장치 제조 방법에서 상술한다.
제1 층간 절연 구조체(181)는 제1 유전 상수를 가질 수 있다. 제1 층간 절연 구조체(181)는 제1 층간 절연 물질(181a)을 포함할 수 있다. 제1 층간 절연 물질(181a)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연 구조체(182)는 기판(100) 상의 필드 절연막(105) 상에 형성될 수 있다. 제2 층간 절연 구조체(182)는 제1 필드 영역(FX1) 상의 필드 절연막(105) 상에 형성될 수 있다.
제1 필드 영역(FX1)에서, 기판(100) 상에 형성되는 핀형 패턴이 없거나, 필드 절연막(105)에 의해 노출되는 반도체 물질이 없을 수 있으므로, 제2 층간 절연 구조체(182)와 필드 절연막(105) 사이에 반도체 패턴이 형성되지 않을 수 있다.
제2 층간 절연 구조체(182)는 제1 게이트 전극의 제2 부분(120b)과 제2 게이트 전극의 제2 부분(220b) 사이에 배치될 수 있다. 제2 층간 절연 구조체(182)는 제1 게이트 전극의 제2 부분(120b)의 측벽 및 제2 게이트 전극의 제2 부분(220b)의 측벽을 감쌀 수 있다.
제2 층간 절연 구조체(182)의 상면은 예를 들어, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓일 수 있다.
제2 층간 절연 구조체(182)는 제1 층간 절연 구조체(181)와 접할 수 있다. 제2 층간 절연 구조체(182)과 제1 층간 절연 구조체(181)의 경계는 제1 액티브 영역(ACT1)과 제1 필드 영역(FX1) 사이의 경계에서 마진 폭(M)만큼 제1 필드 영역(FX1)쪽에 위치할 수 있다.
제2 층간 절연 구조체(182)는 제1 층간 절연 구조체(181)의 제1 유전 상수와 다른 제2 유전 상수를 가질 수 있다. 예를 들어, 제2 층간 절연 구조체(182)의 제2 유전 상수는 제1 층간 절연 구조체(181)의 제1 유전 상수보다 작을 수 있다.
제2 층간 절연 구조체(182)는 제2 층간 절연 물질(182a)을 포함할 수 있다. 제2 층간 절연 물질(182a)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 유전 상수와 제2 유전 상수는 다르므로, 제1 층간 절연 물질(181a)과 제2 층간 절연 물질(182a)은 서로 다른 물질일 수 있다. 예를 들어, 제2 층간 절연 물질(182a)의 유전 상수는 제1 층간 절연 물질(181a)의 유전 상수보다 작을 수 있다.
제3 층간 절연 구조체(183)는 기판(100) 상의 필드 절연막(105) 상에 형성될 수 있다. 제3 층간 절연 구조체(183)는 제2 층간 절연 구조체(182)와 접할 수 있다.
제3 층간 절연 구조체(183)는 제2 핀형 패턴(210) 상의 제2 소오스/드레인(240) 상에 형성될 수 있다. 제3 층간 절연 구조체(183)는 제2 에피택셜층(245)을 덮을 수 있다.
제3 층간 절연 구조체(183)는 제1 게이트 전극의 제3 부분(120c)과 제2 게이트 전극의 제3 부분(220c) 사이에 배치될 수 있다. 제3 층간 절연 구조체(183)는 제1 게이트 전극의 제3 부분(120c)의 측벽 및 제2 게이트 전극의 제3 부분(220c)의 측벽을 감쌀 수 있다.
제3 층간 절연 구조체(183)의 상면은 예를 들어, 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓일 수 있다.
제3 층간 절연 구조체(183)는 제2 액티브 영역(ACT2)에 형성될 수 있다. 또한, 제3 층간 절연 구조체(183)의 일부는 제1 필드 영역(FX1)의 기판(100) 상에 형성될 수 있다. 제1 층간 절연 구조체(181)와 제1 필드 영역(FX1)이 중첩되는 폭은 마진 폭(M)일 수 있다.
제3 층간 절연 구조체(183)는 제3 유전 상수를 가질 수 있다. 제3 층간 절연 구조체(183)는 제3 층간 절연 물질(183a)을 포함할 수 있다.
제1 층간 절연 구조체(181)는 제3 층간 절연 구조체(183)와 동일 제조 공정에서 형성될 수 있다. 이에 따라, 제3 층간 절연 구조체(183)의 제3 유전 상수는 제1 층간 절연 구조체(181)의 제1 유전 상수와 실질적으로 동일할 수 있다. 또한, 제1 층간 절연 물질(181a)은 제3 층간 절연 물질(183a)과 동일한 물질일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 구조체(182)의 제2 유전 상수와 제2 층간 절연 물질(182a)의 유전 상수는 항상 동일한 것은 아니다.
예를 들어, 제2 층간 절연 구조체(182)가 제2 층간 절연 물질(182a) 외에 다른 물질을 포함할 경우, 제2 층간 절연 구조체(182)의 제2 유전 상수는 제2 층간 절연 물질(182a)의 유전 상수와 다를 수 있다.
제2 층간 절연 구조체(182)는 제1 층간 절연 구조체(181)와 제3 층간 절연 구조체(183) 사이에 배치된다. 다르게 말하면, 제2 층간 절연 구조체(182)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 배치된다.
도 2a 내지 도 6에서, 제1 층간 절연 구조체(181), 제3 층간 절연 구조체(183) 및 제2 층간 절연 구조체(182)는 에어갭을 포함하지 않을 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제2 층간 절연 구조체(182)에 포함된 에어갭은 예를 들어, 제2 층간 절연 물질(182a)에 의해 둘러싸인 에어갭을 의미할 수 있다.
즉, 제1 층간 절연 구조체(181)는 제1 층간 절연 물질(181a)에 의해 둘러싸인 에어갭을 포함하지 않고, 제2 층간 절연 구조체(182)는 제2 층간 절연 물질(182a)에 의해 둘러싸인 에어갭을 포함하지 않고, 제3 층간 절연 구조체(183)는 제3 층간 절연 물질(183a)에 의해 둘러싸인 에어갭을 포함하지 않는다.
도 2a, 도 2b 및 도 5에서, 제1 층간 절연 구조체(181)의 제1 방향(X)으로의 폭(W1)은 제3 층간 절연 구조체(183)의 제1 방향(X)으로의 폭(W3)과 동일할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연 구조체(181)의 제1 방향(X)으로의 폭(W1)은 제2 층간 절연 구조체(182)의 제1 방향으로의 폭(W2)와 동일할 수 있다.
도 2a, 도 2b 및 도 5에서, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에 개재된 삽입막의 개수와, 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에 개재된 삽입막의 개수는 동일할 수 있다.
다르게 설명하면, 제1 게이트 전극(120)의 측벽 및 제1 층간 절연 구조체(181) 사이와, 제1 게이트 전극(120)의 측벽 및 제2 층간 절연 구조체(182) 사이에, 제1 게이트 절연막(125)과 제1 게이트 스페이서(130)가 동일하게 개재되어 있다.
덧붙여, 제1 내지 제3 층간 절연 구조체(181, 182, 183)에 관한 설명은 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 영역을 중심으로 설명하였다. 하지만, 제1 내지 제3 층간 절연 구조체(181, 182, 183)에 관한 설명은 제2 게이트 전극(220)과 제3 게이트 전극(320) 사이의 영역 등에도 적용될 수 있음은 물론이다.
상부 층간 절연막(190)은 하부 층간 절연막(181, 182, 183) 상에 형성될 수 있다. 상부 층간 절연막(190)은 제1 게이트 전극(120)과 제2 게이트 전극(220)과 제3 게이트 전극(320)을 덮을 수 있다.
상부 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택(510)은 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 컨택(510)은 제1 소오스/드레인(140) 상에 형성되고, 제1 소오스/드레인(140)과 연결될 수 있다. 제1 컨택(510)은 제1 액티브 영역(ACT1)에 형성될 수 있다.
제1 컨택(510)은 제1 층간 절연 구조체(181) 및 상부 층간 절연막(190) 내에 형성될 수 있다.
제1 컨택(510)과 제1 에피택셜층(145) 사이의 경계는 제1 에피택셜층(145)의 패싯(facet)인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 2a 내지 도 3에서 도시되지 않았지만, 제1 컨택(510)과 제1 소오스/드레인(140) 사이에 실리사이드층이 더 형성될 수도 있다.
제2 컨택(520)은 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 제2 핀형 패턴(210) 상에 형성될 수 있다. 제2 컨택(520)은 제2 소오스/드레인(240) 상에 형성되고, 제2 소오스/드레인(240)과 연결될 수 있다. 제2 컨택(520)은 제2 액티브 영역(ACT2)에 형성될 수 있다.
제2 컨택(520)은 제3 층간 절연 구조체(183) 및 상부 층간 절연막(190) 내에 형성될 수 있다.
제3 컨택(530)은 제1 필드 영역(FX1)에 형성될 수 있다. 제3 컨택(530)은 제1 게이트 전극의 제2 부분(120b)과 제2 게이트 전극의 제2 부분(220b) 상에 형성될 수 있다. 제3 컨택(530)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 연결될 수 있다.
제3 컨택(530)은 상부 층간 절연막(190) 내에 형성될 수 있다. 제3 컨택(530)은 제2 층간 절연 구조체(182) 상에 형성될 수 있다.
도 3 및 도 6에서, 제2 층간 절연 구조체(182)과 중첩되는 제3 컨택(530)의 바닥면은 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 상면과 동일 평면에 있는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1에서, 제3 컨택(530)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 연결되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제3 컨택(530)은 제1 게이트 전극(120) 또는 제2 게이트 전극(220) 중 하나와 연결될 수도 있다.
또한, 도 1에서, 제1 필드 영역(FX1)의 기판(100) 상에 제3 게이트 전극(320)과 연결되는 컨택이 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 내지 제3 컨택(510, 520, 530)은 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN), 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 컨택(530)(510, 520, 530)은 각각 단일 패턴인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제3 컨택(530)(510, 520, 530)은 각각 배리어막과, 배리어막 상에 형성되는 필링막을 포함할 수도 있다.
반도체 장치가 고집적화됨에 따라, 예를 들어, 제1 및 제2 소오스/드레인(140, 240)과 연결되는 제1 및 제2 컨택(510, 520)은 제1 및 제2 게이트 전극(120, 220)과 연결되는 제3 컨택(530) 사이의 거리가 줄어들게 된다.
소오스/드레인과 연결된 컨택과, 게이트 전극과 연결된 컨택 사이의 거리가 줄어듦에 따라, 소오스/드레인과 연결된 컨택 및 게이트 전극과 연결된 컨택 사이의 정전 용량이 증가하게 된다. 이를 통해, 소오스/드레인과 게이트 전극이 커플링(coupling)되어 발생하는 기생 정전 용량이 증가하게 된다. 기생 정전 용량의 증가는 반도체 장치의 동작 성능 저하 및 신뢰성 저하를 가져올 수 있다.
따라서, 제1 필드 영역(FX1)에 형성되는 제2 층간 절연 구조체(182)의 유전 상수를 낮춰줌으로써, 소오스/드레인과 연결된 컨택 및 게이트 전극과 연결된 컨택 사이의 정전 용량이 감소할 수 있다. 소오스/드레인과 게이트 전극이 커플링되어 발생하는 기생 정전 용량이 감소함으로써, 반도체 장치의 동작 성능 및 신뢰성을 개선할 수 있다.
도 7 및 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 7은 도 1의 C - C를 따라서 절단한 단면도이고, 도 8은 도 1의 D - D를 따라서 절단한 단면도이다.
도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 구조체(182)는 에어갭(182g)을 포함할 수 있다.
제2 층간 절연 구조체(182)는 제2 층간 절연 물질(182a)과, 제2 층간 절연 물질(182a)에 내에 형성된 에어갭(182g)을 포함할 수 있다. 에어갭(182g)은 제2 층간 절연 물질(182a)에 의해 둘러싸여 있을 수 있다.
하지만, 제1 층간 절연 구조체(181) 및 제3 층간 절연 구조체(183)는 각각 에어갭을 포함하지 않을 수 있다. 즉, 제1 층간 절연 구조체(181)은 제1 층간 절연 물질(181a)에 의해 둘러싸인 에어갭을 포함하지 않고, 제3 층간 절연 구조체(183)은 제3 층간 절연 물질(183a)에 의해 둘러싸인 에어갭을 포함하지 않을 수 있다.
제2 층간 절연 구조체(182)는 제2 층간 절연 물질(182a) 이외에 다른 물질을 포함하므로, 제2 층간 절연 구조체(182)의 제2 유전 상수는 제2 층간 절연 물질(182a)의 유전 상수와 다르다.
즉, 제2 층간 절연 구조체(182)는 에어갭을 포함하므로, 제2 층간 절연 구조체(182)의 제2 유전 상수는 제2 층간 절연 물질(182a)의 유전 상수보다 작다.
여기서, 제2 층간 절연 구조체(182)의 제2 유전 상수는 제2 층간 절연 물질(182a)의 유전 상수 및 부피와 에어갭(182g)의 유전 상수 및 부피 등을 고려하여 얻어진 보편적인 유전 상수(general dielectric constant)일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 물질(182a)의 유전 상수는 제1 층간 절연 물질(181a)의 유전 상수 및 제3 층간 절연 물질(183a)의 유전 상수와 동일할 수 있다.
예를 들어, 제2 층간 절연 구조체(182)에 포함된 제2 층간 절연 물질(182a)은 제1 층간 절연 물질(181a) 및 제3 층간 절연 물질(183a)과 동일한 물질일 수 있다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 9은 도 1의 C - C를 따라서 절단한 단면도이고, 도 10은 도 1의 D - D를 따라서 절단한 단면도이다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 구조체(182)에 포함된 제2 층간 절연 물질(182a)의 유전 상수는 제1 층간 절연 물질(181a)의 유전 상수 및 제3 층간 절연 물질(183a)의 유전 상수와 다를 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 물질(182a)의 유전 상수는 제1 층간 절연 물질(181a)의 유전 상수 및 제3 층간 절연 물질(183a)의 유전 상수보다 작을 수 있다.
또한, 제2 층간 절연 물질(182a)은 제1 층간 절연 물질(181a) 및 제3 층간 절연 물질(183a)과 다른 물질일 수 있다.
에어갭(182g)은 제1 층간 절연 물질(181a)의 유전 상수보다 작은 제2 층간 절연 물질(182a)에 의해 둘러싸여 있을 수 있다.
도 11 및 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11은 도 1의 A1 - A1를 따라서 절단한 단면도이고, 도 12는 도 1의 D - D를 따라서 절단한 단면도이다.
도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 라이너(185)를 더 포함할 수 있다.
제1 라이너(185)는 제1 층간 절연 구조체(181) 및 제1 게이트 전극(120)의 측벽 사이와, 제1 층간 절연 구조체(181) 및 제2 게이트 전극(220) 사이와, 제1 층간 절연 구조체(181) 및 제1 소오스/드레인(140) 사이에 형성될 수 있다. 도시되지 않았지만, 제1 라이너(185)는 제2 액티브 영역(ACT2)에도 형성될 수 있다.
또한, 제1 라이너(185)는 제2 층간 절연 구조체(182) 및 제1 게이트 전극(120)의 측벽 사이와, 제2 층간 절연 구조체(182) 및 제2 게이트 전극(220) 사이와, 제2 층간 절연 구조체(182) 및 필드 절연막(105) 사이에 형성될 수 있다.
제1 라이너(185)는 제1 게이트 스페이서(130)의 측벽과, 제2 게이트 스페이서(230)의 측벽과, 제1 소오스/드레인(140)의 상면과, 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제1 라이너(185)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물(SiOCN), 실리콘 산화물 및 이들의 조합 중 하나를 포함할 수 있다. 또한, 제1 라이너(185)는 단일막일 수도 있고, 다중막일 수도 있다.
제1 층간 절연 구조체(181)와, 제2 층간 절연 구조체(182)와, 제3 층간 절연 구조체(183)는 제1 라이너(185) 상에 형성될 수 있다.
제1 컨택(510)은 제1 에피택셜층(145)의 상면 상에 형성된 제1 라이너(185)를 관통하여 제1 소오스/드레인(140)과 연결되고, 제2 컨택(520)은 제2 에피택셜층(245)의 상면 상에 형성된 제1 라이너(185)를 관통하여 제2 소오스/드레인(240)과 연결될 수 있다.
제1 라이너(185)가 형성되었어도, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에 개재된 삽입막의 개수와, 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에 개재된 삽입막의 개수는 동일할 수 있다.
도 13 및 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13은 도 1의 C - C를 따라서 절단한 단면도이고, 도 14는 도 1의 D - D를 따라서 절단한 단면도이다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 층간 절연 구조체(182) 사이에 형성되는 제4 층간 절연 구조체(184)를 더 포함할 수 있다.
제4 층간 절연 구조체(184)는 제3 컨택(530)과 중첩되는 영역에 형성될 수 있다. 제4 층간 절연 구조체(184)는 기판(100) 상의 필드 절연막(105) 상에 형성될 수 있다. 제3 컨택(530)과 제1 필드 영역(FX1)의 필드 절연막(105) 사이에, 제4 층간 절연 구조체(184)가 위치할 수 있다.
도 1 및 도 13에서, 제4 층간 절연 구조체(184)는 제2 층간 절연 구조체(182)에 의해 둘러싸여 있을 수 있다.
또한, 제4 층간 절연 구조체(184)의 제1 방향(X)으로의 폭은 제3 컨택(530)의 제1 방향(X)으로의 폭보다 크고, 제4 층간 절연 구조체(184)의 제2 방향(Y)으로의 폭은 제3 컨택(530)의 제2 방향(Y)으로의 폭보다 클 수 있다. 이에 대한 설명은 도 44a 내지 도 44c를 이용하여 상술한다.
제4 층간 절연 구조체(184)는 제4 유전 상수를 가질 수 있다. 제4 층간 절연 구조체(184)는 제4 층간 절연 물질(184a)을 포함할 수 있다.
제4 층간 절연 구조체(184)의 제4 유전 상수는 제2 층간 절연 구조체(182)의 제2 유전 상수보다 클 수 있다. 예를 들어, 제4 층간 절연 물질(184a)의 유전 상수는 제2 층간 절연 물질(182a)의 유전 상수보다 클 수 있다.
제1 층간 절연 구조체(181)는 제4 층간 절연 구조체(184)와 동일 제조 공정에서 형성될 수 있다. 이에 따라, 제4 층간 절연 구조체(184)의 제4 유전 상수는 제1 층간 절연 구조체(181)의 제1 유전 상수와 실질적으로 동일할 수 있다. 또한, 제1 층간 절연 물질(181a)은 제4 층간 절연 물질(184a)과 동일한 물질일 수 있다.
덧붙여, 필드 절연막(105)의 상면을 기준으로, 제2 층간 절연 구조체(182)의 상면은 제1 층간 절연 구조체(181)의 상면과, 제3 층간 절연 구조체(183)의 상면과, 제4 층간 절연 구조체(184)의 상면보다 높을 수 있다.
제2 층간 절연 구조체(182)의 상면은 제3 컨택(530)의 상면, 제1 컨택(510)의 상면 및 제2 컨택(520)의 상면과 동일 평면 상에 놓일 수 있다. 제2 층간 절연 구조체(182)의 상면 상에는 상부 층간 절연막(190)이 위치하지 않을 수 있다.
도 14에서, 제2 층간 절연 구조체(182)는 제3 컨택(530)과 중첩되지 않는 제1 게이트 전극의 제2 부분(120b)의 상면 및 제2 게이트 전극의 제2 부분(220b)의 상면을 덮을 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 15는 도 1의 D - D를 따라서 절단한 단면도이다. 또한, 도 15에 대한 설명은 도 2a 및 도 2b와 비교하며 설명한다.
도 2a, 도 2b 및 도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(130)는 제1 게이트 전극의 제1 부분(120a)의 측벽 및 제1 게이트 전극의 제3 부분(120c)의 측벽 상에 형성되지만, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 형성되지 않을 수 있다.
또한, 제2 게이트 스페이서(230)는 제2 게이트 전극의 제1 부분(220a)의 측벽 및 제2 게이트 전극의 제3 부분(220c)의 측벽 상에 형성되지만, 제2 게이트 전극의 제2 부분(220b)의 측벽 상에 형성되지 않을 수 있다.
다르게 설명하면, 제1 게이트 스페이서(130)는 제1 게이트 전극(120) 및 제1 층간 절연 구조체(181)와, 제1 게이트 전극(120) 및 제3 층간 절연 구조체(183) 사이에 형성되지만, 제1 게이트 전극(120)과 제2 층간 절연 구조체(182) 사이에 형성되지 않을 수 있다.
또한, 제2 게이트 스페이서(230)는 제2 게이트 전극(220) 및 제1 층간 절연 구조체(181) 사이와, 제2 게이트 전극(220) 및 제3 층간 절연 구조체(183) 사이에 형성되지만, 제2 게이트 전극(220)과 제2 층간 절연 구조체(182) 사이에 형성되지 않을 수 있다.
한편, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 제1 게이트 스페이서(130)가 형성되지 않으므로, 제1 게이트 전극의 제1 부분(120a)의 측벽 상의 제1 게이트 스페이서(130)의 두께는 제1 게이트 전극의 제2 부분(120b)의 측벽 상의 제1 게이트 스페이서(130)의 두께보다 두껍다고 할 수 있다.
제1 게이트 전극(120)과 제2 층간 절연 구조체(182) 사이에 제1 게이트 스페이서(130)는 형성되지 않으므로, 제1 게이트 절연막(125)은 제2 층간 절연 구조체(182)와 접할 수 있다.
제2 게이트 전극(220)과 제2 층간 절연 구조체(182) 사이에 제2 게이트 스페이서(230)는 형성되지 않으므로, 제2 게이트 절연막(225)은 제2 층간 절연 구조체(182)와 접할 수 있다.
도 15에서, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 제1 게이트 스페이서(130)가 형성되지 않고, 제2 게이트 전극의 제2 부분(220b)의 측벽 상에 제2 게이트 스페이서(230)가 형성되지 않는다.
따라서, 제1 게이트 전극(120)의 측벽 및 제2 게이트 전극(220)의 측벽 사이의 제2 층간 절연 구조체(182)의 폭(W2)은 제1 게이트 전극(120)의 측벽 및 제2 게이트 전극(220)의 측벽 사이의 제1 층간 절연 구조체(181)의 폭(W1)보다 크다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 16은 도 1의 D - D를 따라서 절단한 단면도이다.
도 2a, 도 2b 및 도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극의 제1 부분(120a)의 측벽 및 제1 게이트 전극의 제3 부분(120c)의 측벽 상에 제1 게이트 절연막(125)이 형성되지만, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 제1 게이트 절연막(125)이 형성되지 않을 수 있다.
또한, 제2 게이트 전극의 제1 부분(220a)의 측벽 및 제2 게이트 전극의 제3 부분(220c)의 측벽 상에 제2 게이트 절연막(225)이 형성되지만, 제2 게이트 전극의 제2 부분(220b)의 측벽 상에 제2 게이트 절연막(225)이 형성되지 않을 수 있다.
한편, 제1 게이트 절연막(125)은 제1 게이트 전극의 제2 부분(120b)의 바닥면 상에는 형성될 수 있다. 즉, 제1 게이트 절연막(125)은 서로 마주보는 제1 게이트 전극(120)의 바닥면과 필드 절연막(105)의 상면 사이에 형성될 수 있다. 물론, 제1 게이트 절연막(125)은 제1 게이트 전극의 제1 부분(120a)의 바닥면 및 제1 게이트 전극의 제3 부분(120c)의 바닥면 상에 형성된다.
제2 게이트 절연막(225)은 제2 게이트 전극의 제2 부분(220b)의 바닥면 상에는 형성될 수 있다. 즉, 제2 게이트 절연막(225)은 서로 마주보는 제2 게이트 전극(220)의 바닥면과 필드 절연막(105)의 상면 사이에 형성될 수 있다. 물론, 제2 게이트 절연막(225)은 제2 게이트 전극의 제1 부분(220a)의 바닥면 및 제2 게이트 전극의 제3 부분(220c)의 바닥면 상에 형성된다.
제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에 제1 게이트 절연막(125)이 형성되지 않으므로, 제1 게이트 전극(120)은 제2 층간 절연 구조체(182)와 접할 수 있다.
제2 게이트 전극(220)의 측벽과 제2 층간 절연 구조체(182) 사이에 제2 게이트 절연막(225)은 형성되지 않으므로, 제2 게이트 전극(220)은 제2 층간 절연 구조체(182)와 접할 수 있다.
도 15 및 도 16에서, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에 개재된 삽입막의 개수는 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에 개재된 삽입막의 개수보다 클 수 있다.
즉, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에, 제1 게이트 절연막(125)과 제1 게이트 스페이서(130)가 개재될 수 있다. 하지만, 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에, 제1 게이트 절연막(125)이 개재되거나, 제1 게이트 절연막(125)도 개재되지 않을 수 있다.
도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 라이너(186)를 더 포함할 수 있다.
제2 라이너(186)는 제2 층간 절연 구조체(182) 및 기판(100) 사이와, 제2 층간 절연 구조체(182) 및 제1 게이트 전극의 제2 부분(120b) 사이와, 제2 층간 절연 구조체(182) 및 제2 게이트 전극의 제2 부분(220b) 사이로 연장될 수 있다.
제2 층간 절연 구조체(182) 및 기판(100) 사이로 연장되는 제2 라이너(186)는 제1 필드 영역(FX1)의 필드 절연막(105)의 상면을 따라 형성될 수 있다.
제2 라이너(186)는 제1 층간 절연 구조체(181) 및 제2 층간 절연 구조체(182) 사이와, 제3 층간 절연 구조체(183) 및 제2 층간 절연 구조체(182) 사이에도 형성될 수 있다.
제2 라이너(186)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물(SiOCN), 실리콘 산화물 및 이들의 조합 중 하나를 포함할 수 있다. 또한, 제2 라이너(186)는 단일막일 수도 있고, 다중막일 수도 있다.
제2 층간 절연 구조체(182)는 제2 라이너(186) 상에 형성될 수 있다.
도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 19는 도 1의 A1 - A1을 따라서 절단한 단면도이고, 도 20은 도 1의 D - D를 따라서 절단한 단면도이다. 또한, 도 1의 A2 - A2를 따라서 절단한 단면도는 제1 핀형 패턴 및 제1 소오스/드레인에 대한 것을 제외하고 도 19와 실질적으로 유사할 수 있다.
도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(130)는 제1 내측 스페이서(130b)와 제1 외측 스페이서(130a)를 포함할 수 있다. 제2 게이트 스페이서(230)는 제2 내측 스페이서(230b)와 제2 외측 스페이서(230a)를 포함할 수 있다.
제1 내측 스페이서(130b)는 제1 게이트 전극의 제1 부분(120a)의 측벽과, 제1 게이트 전극의 제2 부분(120b)의 측벽과, 제1 게이트 전극의 제3 부분(120c)의 측벽 상에 형성될 수 있다.
하지만, 제1 외측 스페이서(130a)는 제1 게이트 전극의 제1 부분(120a)의 측벽과, 제1 게이트 전극의 제3 부분(120c)의 측벽 상에 형성되지만, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 형성되지 않을 수 있다.
마찬가지로, 제2 내측 스페이서(230b)는 제2 게이트 전극의 제1 부분(220a)의 측벽과, 제2 게이트 전극의 제2 부분(220b)의 측벽과, 제2 게이트 전극의 제3 부분(220c)의 측벽 상에 형성될 수 있다.
하지만, 제2 외측 스페이서(230a)는 제2 게이트 전극의 제1 부분(220a)의 측벽과, 제2 게이트 전극의 제3 부분(220c)의 측벽 상에 형성되지만, 제2 게이트 전극의 제2 부분(220b)의 측벽 상에 형성되지 않을 수 있다.
제1 게이트 전극의 제2 부분(120b)의 측벽 상에, 제1 외측 스페이서(130a)가 형성되지 않으므로, 제1 게이트 전극의 제1 부분(120a)의 측벽 상에서 제1 게이트 스페이서(130)의 두께는 제1 게이트 전극의 제2 부분(120b)의 측벽 상에서 제1 게이트 스페이서(130)의 두께와 다를 수 있다.
예를 들어, 제1 게이트 전극의 제1 부분(120a)의 측벽 상에서 제1 게이트 스페이서(130)의 두께는 제1 게이트 전극의 제2 부분(120b)의 측벽 상에서 제1 게이트 스페이서(130)의 두께보다 두꺼울 수 있다.
제1 게이트 전극의 제2 부분(120b)의 측벽 상에서 제1 게이트 스페이서(130)의 두께는 예를 들어, 제2 층간 절연 구조체(182)의 두께의 중간 부분에서 측정한 두께일 수 있다.
다르게 설명하면, 제1 게이트 전극의 제2 부분(120b)의 측벽 및 제2 게이트 전극의 제2 부분(220b)의 측벽 상에, 제1 외측 스페이서(130a) 및 제2 외측 스페이서(230a)가 형성되지 않으므로, 제2 층간 절연 구조체(182)의 제1 방향(X)(도 1 참고)으로의 폭은 제1 층간 절연 구조체(181)의 제1 방향(X)으로의 폭보다 클 수 있다.
덧붙여, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에 개재된 삽입막의 개수는 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에 개재된 삽입막의 개수보다 클 수 있다.
즉, 제1 게이트 전극(120)의 측벽과 제1 층간 절연 구조체(181) 사이에, 제1 게이트 절연막(125), 제1 내측 스페이서(130b) 및 제1 외측 스페이서(130a)가 개재될 수 있다. 하지만, 제1 게이트 전극(120)의 측벽과 제2 층간 절연 구조체(182) 사이에, 제1 게이트 절연막(125) 및 제1 내측 스페이서(130b)가 개재될 수 있다.
도 19 및 도 20에서, 제1 내측 스페이서(130b) 및 제2 내측 스페이서(230b)는 각각 L자 형상을 가지고, 제1 외측 스페이서(130a) 및 제2 외측 스페이서(230a)는 각각 I자 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 도 19 및 도 20에서, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)는 각각 이중막인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 21 및 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 21은 도 1의 A1 - A1을 따라서 절단한 단면도이고, 도 22는 도 1의 D - D를 따라서 절단한 단면도이다. 또한, 도 1의 A2 - A2를 따라서 절단한 단면도는 제1 핀형 패턴 및 제1 소오스/드레인에 대한 것을 제외하고 도 21과 실질적으로 유사할 수 있다.
도 21 및 도 22를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(150)과 제2 캡핑 패턴(250)을 더 포함할 수 있다.
제1 게이트 전극(120)은 제1 트렌치(130t)의 일부를 채울 수 있다. 제1 캡핑 패턴(150)은 제1 게이트 전극(120) 상에 형성될 수 있다. 제1 캡핑 패턴(150)은 제1 게이트 전극(120)이 형성되고 남은 제1 트렌치(130t)의 나머지를 채울 수 있다.
제2 게이트 전극(220)은 제2 트렌치(230t)의 일부를 채울 수 있다. 제2 캡핑 패턴(250)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제2 캡핑 패턴(250)은 제2 게이트 전극(220)이 형성되고 남은 제2 트렌치(230t)의 나머지를 채울 수 있다.
도 21에서, 제1 게이트 절연막(125)은 제1 게이트 스페이서(130) 및 제1 캡핑 패턴(150) 사이에 형성되지 않고, 제2 게이트 절연막(225)은 제2 게이트 스페이서(230) 및 제2 캡핑 패턴(250) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 캡핑 패턴(150)의 상면과 제2 캡핑 패턴(250)의 상면은 각각 제1 층간 절연 구조체(181)의 상면 및 제2 층간 절연 구조체(182)의 상면과 동일 평면 상에 놓일 수 있다.
제1 캡핑 패턴(150) 및 제2 캡핑 패턴(250)은 예를 들어, 하부 층간 절연막(181, 182, 183)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 캡핑 패턴(150) 및 제2 캡핑 패턴(250)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 컨택(510) 및 제2 컨택(520)은 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)와 접할 수 있다.
또한, 제3 컨택(530)은 제1 캡핑 패턴(150) 및 제2 캡핑 패턴(250)을 관통하여 제1 게이트 전극의 제2 부분(120b) 및 제2 게이트 전극의 제2 부분(220b)과 연결될 수 있다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 21 및 도 22를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 23은 도 1의 D - D를 따라서 절단한 단면도이다. 또한, 도 23에 대한 설명은 도 21과 비교하며 설명한다.
도 21 및 도 23을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 캡핑 패턴(150)은 제1 게이트 전극의 제1 부분(120a)의 상면 상에 형성되지만, 제1 게이트 전극의 제2 부분(120b)의 상면 상에 형성되지 않을 수 있다.
제1 게이트 전극의 제1 부분(120a)과 마찬가지로, 제1 게이트 전극의 제3 부분(120c)의 상면 상에도 제1 캡핑 패턴(150)은 형성될 수 있다.
또한, 제2 캡핑 패턴(250)은 제2 게이트 전극의 제1 부분(220a)의 상면 상에 형성되지만, 제2 게이트 전극의 제2 부분(220b)의 상면 상에 형성되지 않을 수 있다.
덧붙여, 제1 게이트 전극의 제1 부분(120a)의 측벽 상에 제1 게이트 스페이서(130)가 형성되지만, 제1 게이트 전극의 제2 부분(120b)의 측벽 상에 제1 게이트 스페이서(130)가 형성되지 않을 수 있다.
제2 게이트 전극의 제1 부분(220a)의 측벽 상에 제2 게이트 스페이서(230)가 형성되지만, 제2 게이트 전극의 제2 부분(220b)의 측벽 상에 제2 게이트 스페이서(230)가 형성되지 않을 수 있다.
제1 게이트 전극의 제2 부분(120b)의 상면에 제1 캡핑 패턴(150)이 형성되지 않고, 제2 게이트 전극의 제2 부분(220b)의 상면 상에 제2 캡핑 패턴(250)이 형성되지 않으므로, 제2 층간 절연 구조체(182)는 제1 게이트 전극의 제2 부분(120b)의 상면 및 제2 게이트 전극의 제2 부분(220b)의 상면을 덮을 수 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 24는 도 1의 C - C를 따라서 절단한 단면도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 깊이(D2)의 얕은 트렌치(T1)에 의해 정의될 수 있다.
하지만, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 제1 깊이(D2)보다 깊은 제2 깊이(D1)의 깊은 트렌치(T1)에 의해 정의될 수 있다.
바꾸어 말하면, 제2 깊이(D1)의 깊은 트렌치(T1)가 형성된 부분이 제1 필드 영역(FX1)일 수 있다. 또한, 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 깊은 트렌치(T1)에 의해 구분될 수 있다.
필드 절연막(105)은 얕은 트렌치(T2) 및 깊은 트렌치(T1)의 일부를 채울 수 있다.
도 24에서, 얕은 트렌치(T2) 및 깊은 트렌치(T1)의 각각의 깊이는 필드 절연막(105)의 상면을 기준으로 정의하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100)으로부터 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 포함하지 않을 수 있다.
즉, 도 25에서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터가 아니고, 평면(planar) 트랜지스터일 수 있다.
또한, 제1 소오스/드레인(140)에 포함된 제1 에피택셜층(145)은 기판(100) 내에 U자 형태를 가지고 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 소오스/드레인(140)은 시그마 형상을 가지고 있을 수 있음은 물론이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(125)은 제1 게이트 전극(120)과 제1 게이트 스페이서(130) 사이로 연장되지 않을 수 있다.
또한, 제2 게이트 절연막(225)은 제2 게이트 전극(220)과 제2 게이트 스페이서(230) 사이로 연장되지 않을 수 있다.
덧붙여, 제1 게이트 하드 마스크(135)는 제1 게이트 전극(120) 상에 형성되고, 제2 게이트 하드 마스크(235)는 제2 게이트 전극(220) 상에 형성될 수 있다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 28은 도 27의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 27에서, 제1 내지 제3 핀형 패턴을 제1 방향으로 절단한 단면도는 도 2a 및 도 2b와 실질적으로 유사할 수 있다.
도 27 및 도 28을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 핀형 패턴(310)을 더 포함할 수 있다.
제3 핀형 패턴(310)은 제1 액티브 영역(ACT1)에 형성될 수 있다. 제3 핀형 패턴(310)은 제1 액티브 영역(ACT1)의 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 액티브 영역(ACT1)에 형성되는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)은 제2 방향(Y)으로 제1 거리(P)만큼 이격될 수 있다. 여기에서, 제1 거리(P)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이의 핀 피치(pitch)일 수 있다.
또한, 제1 액티브 영역(ACT1)에 형성된 제1 핀형 패턴(110)과, 제2 액티브 영역(ACT2)에 형성된 제2 핀형 패턴(210)은 제2 방향(Y)으로 제2 거리(L)만큼 이격될 수 있다.
여기에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리(L)는 서로 마주보는 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변 사이의 거리로 정의하지 않는다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리(L)는 서로 대응되는 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변 사이의 거리로 정의 한다. 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이의 거리(P)도 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리(L)의 거리와 마찬가지로 정의할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 거리(L)는 제1 거리(P)보다 클 수 있다.
핀 피치인 제1 거리(P)만큼 이격된 제1 핀형 패턴(110)과 제3 핀형 패턴(310)은 제1 액티브 영역(ACT1)에 형성될 수 있다. 제1 핀형 패턴(110)과 제3 핀형 패턴(310) 사이에는 필드 영역이 형성되지 않을 수 있다.
하지만, 핀 피치보다 큰 제2 거리(L)만큼 이격된 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에는 제1 필드 영역(FX1)이 형성될 수 있다. 제1 핀형 패턴(110)은 제1 액티브 영역(ACT1)에 형성되고, 제2 핀형 패턴(210)은 제2 액티브 영역(ACT2) 상에 형성되기 때문이다.
예를 들어, 제2 방향(Y)으로 순차적으로 배열되어 있는 제3 핀형 패턴(310)과, 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)이 있을 경우, 핀 피치보다 큰 제2 거리(L)만큼 이격된 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 영역(FX1)이 정의되고, 형성될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이와, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310) 사이에는, 핀형 패턴이 형성되지 않을 수 있다. 즉, 제2 및 제3 핀형 패턴(210, 310)은 제1 핀형 패턴(110)에 최인접하는 핀형 패턴일 수 있다.
도 27에서, 제1 액티브 영역(ACT1)에 두 개의 핀형 패턴이 형성되고, 제2 액티브 영역(ACT2)에 하나의 핀형 패턴이 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 액티브 영역(ACT1)에 세 개 이상의 핀형 패턴이 형성될 수도 있고, 제2 액티브 영역(ACT2)에 두 개 이상의 핀형 패턴이 형성될 수 있음은 물론이다.
제1 내지 제3 게이트 전극(120, 220, 320)은 제1 내지 제3 핀형 패턴(110, 210, 310)과 교차할 수 있다.
제1 게이트 전극의 제1 부분(120a) 및 제2 게이트 전극의 제1 부분(220a)은 각각 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)과 교차할 수 있다.
제3 소오스/드레인(340)은 제1 게이트 전극(120)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제3 소오스/드레인(340)은 제3 핀형 패턴(310) 상에 형성된 제3 에피택셜층(345)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 28에서, 제1 에피택셜층(145)과 제3 에피택셜층(345)은 서로 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 에피택셜층(145)과 제3 에피택셜층(345)은 서로 접할 경우, 제1 에피택셜층(145), 제3 에피택셜층(345) 및 필드 절연막(105) 사이에 에어갭이 형성될 수도 있다.
제1 층간 절연 구조체(181)는 제1 핀형 패턴(110) 상의 제1 소오스/드레인(140)과 제3 핀형 패턴(310) 상의 제3 소오스/드레인(340) 상에 형성될 수 있다. 제1 층간 절연 구조체(181)는 제1 에피택셜층(145) 및 제3 에피택셜층(345)을 덮을 수 있다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 설명의 편의상, 상부 층간 절연막 및 컨택 등은 도시하지 않았다.
도 29를 참고하면 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연 구조체(181)는 제1 액티브 영역(ACT1) 상에 형성되고, 제3 층간 절연 구조체(183)는 제2 액티브 영역(ACT2) 상에 형성될 수 있다.
또한, 제1 필드 영역(FX1)에서, 제1 층간 절연 구조체(181) 및 제3 층간 절연 구조체(183) 사이에 제2 층간 절연 구조체(182)가 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연 구조체(182)는 제2 층간 절연 구조체(182) 내에 에어갭을 포함하지 않는 제1 영역(182_1)과, 제2 층간 절연 구조체(182) 내에 에어갭을 포함하는 제2 영역(182_2)을 포함할 수 있다.
즉, 제2 층간 절연 구조체(182)는 내부에 에어갭을 포함하지 않는 제1 영역(182_1)과, 에어갭을 포함하는 제2 부분(182_2)가 혼재되어 있을 수 있다.
도 29에서, 제2 층간 절연 구조체의 제1 영역(182_1)과 제2 층간 절연 구조체의 제2 영역(182_2)는 라인 형태로 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1을 이용하여 예시적으로 설명하면, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 제2 층간 절연 구조체(182) 중 일부는 에어갭을 포함할 수 있고, 나머지는 에어갭을 포함하지 않을 수도 있다.
또한, 제1 게이트 전극(120)과 제2 게이트 전극(220) 사이의 제2 층간 절연 구조체(182)는 에어갭을 포함하지 않고, 제2 게이트 전극(220)과 제3 게이트 전극(320) 사이의 제2 층간 절연 구조체(182)는 에어갭을 포함할 수도 있다.
도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 설명의 편의상, 상부 층간 절연막 및 컨택 등은 도시하지 않았다.
도 30을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다.
제1 영역(I)은 제3 액티브 영역(ACT3)과, 제4 액티브 영역(ACT4)과, 제3 액티브 영역(ACT3) 및 제4 액티브 영역(ACT4) 사이의 제2 필드 영역(FX2)을 포함할 수 있다.
제3 액티브 영역(ACT3)에는 제5 층간 절연 구조체(ILS1)이 형성되고, 제4 액티브 영역(ACT4)에는 제6 층간 절연 구조체(ILS2)가 형성되고, 제2 필드 영역(FX2)에는 제7 층간 절연 구조체(ILS3)이 형성될 수 있다.
제2 영역(II)은 제5 액티브 영역(ACT5)과, 제6 액티브 영역(ACT6)과, 제5 액티브 영역(ACT5) 및 제6 액티브 영역(ACT6) 사이의 제3 필드 영역(FX3)을 포함할 수 있다.
제5 액티브 영역(ACT5)에는 제8 층간 절연 구조체(ILS4)이 형성되고, 제6 액티브 영역(ACT6)에는 제9 층간 절연 구조체(ILS5)가 형성되고, 제3 필드 영역(FX3)에는 제10 층간 절연 구조체(ILS6)이 형성될 수 있다.
이 때, 제7 층간 절연 구조체(ILS3) 및 제10 층간 절연 구조체(ILS6)은 모두 내부에 에어갭을 포함하지 않을 수도 있고, 포함할 수도 있다.
또는, 제7 층간 절연 구조체(ILS3) 및 제10 층간 절연 구조체(ILS6) 중 하나는 내부에 에어갭을 포함하지 않고, 다른 하나는 내부에 에어갭을 포함할 수 있다.
도 31 내지 도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31, 도 32, 도 33a 및 도 34a는 각각 레이아웃도일 수 있다. 도 33b 및 도 33c는 각각 도 33a의 A1 - A1 및 C - C를 따라서 절단한 단면도이다. 도 34b는 도 34a의 C - C를 따라서 절단한 단면도이다.
도 31 및 도 32를 참고하면, 핀 피치(P)를 갖는 복수의 프리 핀형 패턴(PF)을 형성할 수 있다.
복수의 프리 핀형 패턴(PF)는 각각 제1 방향(X)으로 길게 연장될 수 있다. 각각의 프리 핀형 패턴(PF)는 제2 방향(Y)으로 핀 피치(P)만큼 이격될 수 있다.
이어서, 제1 액티브 영역 마스크(RX1) 및 제2 액티브 영역 마스크(RX2)를 이용하여, 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)과 제1 필드 영역(FX1)을 정의할 수 있다.
제1 액티브 영역 마스크(RX1)에 의해 가려지는 부분의 프리 핀형 패턴(PF)들은 제거되지 않아, 기판(100) 상에 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)이 형성될 수 있다. 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)는 제1 액티브 영역(ACT1)에 형성될 수 있다.
또한, 제2 액티브 영역 마스크(RX2)에 의해 가려지는 부분의 프리 핀형 패턴(PF)들은 제거되지 않아, 기판(100) 상에 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)이 형성될 수 있다. 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)는 제2 액티브 영역(ACT2)에 형성될 수 있다.
제1 액티브 영역 마스크(RX1) 및 제2 액티브 영역 마스크(RX2)에 의해 가려지지 않는 프리 핀형 패턴(PF)은 제거될 수 있다.
이를 통해, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)이 형성되는 제1 액티브 영역(ACT1)과, 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)이 형성되는 제2 액티브 영역(ACT2)이 정의될 수 있다. 또한, 핀형 패턴이 형성되지 않는 제1 필드 영역(FX1)도 정의될 수 있다.
다시 말하면, 기판(100)은 적어도 하나 이상의 핀형 패턴이 형성된 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)과, 핀형 패턴이 형성되지 않는 제1 필드 영역(FX1)을 포함할 수 있다.
도 33a 내지 도 33c를 참고하면, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)과 교차하는 제1 내지 제3 더미 게이트 전극(120P, 220P, 330P)이 형성될 수 있다.
제1 내지 제3 더미 게이트 전극(120P, 220P, 330P)은 제1 액티브 영역(ACT1)과, 제1 필드 영역(FX1)과, 제2 액티브 영역(ACT2)에 걸쳐 형성될 수 있다.
또한, 경우에 따라, 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)과 교차하고, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)과 교차하지 않는 제4 더미 게이트 전극(420P)이 형성될 수 있다.
마찬가지로, 제1 핀형 패턴(110) 및 제3 핀형 패턴(310)과 교차하고, 제2 핀형 패턴(210) 및 제4 핀형 패턴(410)과 교차하지 않는 제5 더미 게이트 전극(620P)이 형성될 수 있다.
예를 들어, 제1 핀형 패턴(110) 상에, 제1 더미 게이트 전극(120P)과 제2 더미 게이트 전극(220P)이 형성될 수 있다.
제1 더미 게이트 전극(120P)과 제1 핀형 패턴(110) 사이에, 제1 더미 게이트 전극(120P)이 형성될 수 있다. 제2 더미 게이트 전극(220P)과 제1 핀형 패턴(110) 사이에, 제2 더미 게이트 전극(220P)이 형성될 수 있다.
또한, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P) 상에 마스크 패턴(2001)형성될 수 있다.
제1 더미 게이트 전극(120P)의 측벽에는 제1 게이트 스페이서(130)가 형성되고, 제2 더미 게이트 전극(220P)의 측벽에는 제2 게이트 스페이서(230)가 형성될 수 있다.
이어서, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P) 사이의 제1 핀형 패턴(110) 상에, 제1 에피택셜층(145)을 포함하는 제1 소오스/드레인(140)이 형성될 수 있다.
마찬가지로, 제2 핀형 패턴(210) 상에 제2 에피택셜층(245)을 포함하는 제2 소오스/드레인(240)이 형성되고, 제3 핀형 패턴(310) 상에 제3 에피택셜층(345)을 포함하는 제3 소오스/드레인(340)이 형성될 수 있다.
도 33c에서, 제1 에피택셜층(145)과 제3 에피택셜층(345)이 서로 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 소오스/드레인(140)은 제2 방향(Y)으로 SW의 폭을 가질 수 있다. 제1 소오스/드레인(140)의 제2 방향(Y)으로의 폭(SW)은 다음과 같이 구할 수 있다.
제1 소오스/드레인(140)에 포함되는 제1 에피택셜층(145)의 크기는 제1 에피택셜층(145)의 씨드가 되는 제1 핀형 패턴(110)의 제2 방향(Y)으로의 폭과, 제1 에피택셜층(145)을 형성하기 위해 제1 핀형 패턴(110)을 리세스한 깊이에 영향을 받을 수 있다.
제조 공정상, 제1 핀형 패턴(110)의 제2 방향(Y)의 폭과, 제1 에피택셜층(145)을 형성하기 위한 제1 핀형 패턴(110)의 리세스 깊이는 각각의 반도체 장치 제조업자마다 정해져 있다. 또한, 제1 에피택셜층(145)을 성장시 발달하는 결정면 또한 정해져 있다. 따라서, 이를 이용할 경우, 제1 소오스/드레인(140)의 제2 방향(Y)으로의 폭(SW)은 구할 수 있다.
제1 소오스/드레인(140)의 일부는 제1 필드 영역(FX1)과 중첩될 수도 있다.
제1 액티브 영역(ACT1)에 포함된 핀형 패턴의 개수가 2개일 경우, 예를 들어, 제1 액티브 영역(ACT1)의 제2 방향(Y)으로의 폭은 핀 피치(P)의 2배로 정할 수 있지만, 이는 단순히 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다.
상술한 것과 같이 정할 경우, 제1 소오스/드레인(140)과 제1 필드 영역(FX1)이 중첩되는 폭은 제1 소오스/드레인(140)의 제2 방향(Y)으로의 폭(SW)에서 핀 피치(P)를 뺀 값을 반으로 나누면 된다.
이어서, 기판(100) 상에 프리 하부 층간 절연막(180P)이 형성될 수 있다. 프리 하부 층간 절연막(180P)은 제1 내지 제3 소오스/드레인(140, 240, 340)과 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)을 덮을 수 있다. 프리 하부 층간 절연막(180P)은 제1 더미 게이트 전극(120P)의 측벽 및 제2 더미 게이트 전극(220P)의 측벽을 감쌀 수 있다.
프리 하부 층간 절연막(180P)은 마스크 패턴(2001)의 상면도 덮을 수 있다.
도 34a 및 도 34b를 참고하면, 제1 블로킹 마스크(BKM1) 및 제2 블로킹 마스크(BKM2)를 이용하여, 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)을 제거할 수 있다.
제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)이 제거됨으로써, 제1 개구부(180h)가 형성될 수 있다.
또한, 제1 블로킹 마스크(BKM1)에 의해 가려진 제1 액티브 영역(ACT1)에는 제1 프리 층간 절연 구조체(181P)가 형성되고, 제2 블로킹 마스크(BKM2)에 의해 가려진 제2 액티브 영역(ACT2)에는 제2 프리 층간 절연 구조체(183P)가 형성될 수 있다.
예를 들어, 제1 블로킹 마스크(BKM1)는 제1 액티브 영역(ACT1)보다 마진 폭(M)만큼 클 수 있다. 즉, 제1 블로킹 마스크(BKM1)는 제1 액티브 영역(ACT1)뿐만 아니라, 제1 필드 영역(FX1)의 일부도 가릴 수 있다.
제1 블로킹 마스크(BKM1)는 제1 액티브 영역(ACT1)보다 커야 하는 이유는 제1 필드 영역(FX1)의 하부 층간 절연막(180P)를 제거하는 과정에서 제1 내지 제3 소오스/드레인(140, 240, 340)이 데미지(damage)를 받으면 안되기 때문이다.
제1 블로킹 마스크(BKM1)가 제1 내지 제3 소오스/드레인(140, 240, 340)을 보호하기 위해서, 마진 폭(M)은 적어도 제1 소오스/드레인(140)과 제1 필드 영역(FX1)이 중첩되는 폭보다는 커야 한다.
즉, 마진 폭(M)은 제1 소오스/드레인(140)의 제2 방향(Y)으로의 폭(SW)에서 핀 피치(P)를 뺀 값을 반으로 나눈 것보다 커야 한다.
덧붙여, 마진 폭(M)은 제1 액티브 영역(ACT1)을 정의할 때 사용되는 제1 액티브 영역 마스크(RX1)의 오정렬 마진(misalign margin)을 더 포함할 수 있다.
또한, 마진 폭(M)은 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)를 제거하는데 사용되는 제1 블로킹 마스크(BKM1)의 오정렬 마진(misalign margin)을 더 포함할 수 있다.
다르게 설명하면, 제1 프리 층간 절연 구조체(181P)과 제1 필드 영역(FX1)이 중첩되는 폭은 마진 폭(M)일 수 있다.
도 34a 내지 도 34c에서 도시된 것과 달리, 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)이 제거될 때, 제1 게이트 스페이서(130) 및 제2 게이트 스페이서(230)의 적어도 일부도 제거될 수 있다.
도 35a 및 도 35b를 참고하면, 제2 층간 절연 물질(182a)을 증착하여, 제1 개구부(180h)를 채울 수 있다.
제2 층간 절연 물질(182a)의 유전 상수는 프리 하부 층간 절연막(180P)에 포함된 절연 물질의 유전 상수보다 낮은 물질 수 있다.
이어서, 제1 더미 게이트 전극(120P)의 상면 및 제2 더미 게이트 전극(220P)의 상면이 노출되도록, 제1 프리 층간 절연 구조체(181P) 및 제2 프리 층간 절연 구조체(183P)를 평탄화할 수 있다. 이 때, 제2 층간 절연 물질(182a)도 평탄화될 수 있다.
이를 통해, 제1 및 제3 소오스/드레인(140, 340)을 덮는 제1 층간 절연 구조체(181)와, 제2 소오스/드레인(240)을 덮는 제3 층간 절연 구조체(183)와, 제1 필드 영역(FX1)의 기판(100) 상에 제2 층간 절연 구조체(182)가 형성될 수 있다.
도 35a 및 도 35b에서 도시된 것과 달리, 제2 층간 절연 구조체(182)는 제2 층간 절연 물질(182a)에 의해 둘러싸인 에어갭을 포함할 수 있다. 이와 같은 경우, 제2 층간 절연 물질(182a)의 유전 상수는 프리 하부 층간 절연막(180P)에 포함된 절연 물질의 유전 상수와 동일할 수도 있다.
도 36을 참고하면, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)을 제거하여, 제1 게이트 스페이서(130)에 의해 정의되는 제1 트렌치(130t) 및 제2 게이트 스페이서(230)에 의해 정의되는 제2 트렌치(230t)가 형성될 수 있다.
제1 더미 게이트 절연막(125P) 및 제2 더미 게이트 절연막(225P)도 제거될 수 이 있다.
이어서, 도 2a, 도 2b 및 도 5와 같이, 제1 트렌치(130t) 및 제2 트렌치(230t)를 채우는 제1 게이트 전극(120) 및 제2 게이트 전극(220)이 형성될 수 있다.
또한, 제1 내지 제3 컨택(510, 520, 530)이 형성될 수 있다.
도 31 내지 도 33c와, 도 37 내지 도 41b를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 37 내지 도 41b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 도 37은 도 33a 내지 도 33c 이후의 제조 공정일 수 있다.
도 37을 참고하면, 프리 하부 층간 절연막(180P)을 평탄화하여, 제1 더미 게이트 전극(120P)의 상면 및 제2 더미 게이트 전극(220P)의 상면을 노출시킬 수 있다.
프리 하부 층간 절연막(180P)은 평탄화되었지만, 제1 더미 게이트 전극(120P)의 측벽 및 제2 더미 게이트 전극(220P)의 측벽은 감쌀 수 있다.
도 38을 참고하면, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)을 제거하여, 제1 트렌치(130t) 및 제2 트렌치(230t)가 형성될 수 있다.
제1 트렌치(130t)는 제1 게이트 스페이서(130)에 의해 정의되고, 제2 트렌치(230t)는 제2 게이트 스페이서(230)에 의해 정의될 수 있다.
제1 더미 게이트 절연막(125P) 및 제2 더미 게이트 절연막(225P)도 제거될 수 이 있다.
도 39를 참고하면, 제1 트렌치(130t)의 측벽 및 바닥면 상에 제1 게이트 절연막(125)이 형성되고, 제2 트렌치(230t)의 측벽 및 바닥면 상에 제2 게이트 절연막(225)이 형성될 수 있다.
이어서, 제1 트렌치(130t)를 채우는 제1 게이트 전극(120)과, 제2 트렌치(230t)를 채우는 제2 게이트 전극(220)이 형성될 수 있다.
도 40a 내지 도 40c를 참고하면, 제1 블로킹 마스크(BKM1) 및 제2 블로킹 마스크(BKM2)를 이용하여, 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)을 제거할 수 있다.
제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)이 제거됨으로써, 제1 개구부(180h)가 형성될 수 있다.
또한, 제1 블로킹 마스크(BKM1)에 의해 가려진 제1 액티브 영역(ACT1)에는 제1 층간 절연 구조체(181)가 형성되고, 제2 블로킹 마스크(BKM2)에 의해 가려진 제2 액티브 영역(ACT2)에는 제3 층간 절연 구조체(183)가 형성될 수 있다.
예를 들어, 제1 블로킹 마스크(BKM1)는 제1 액티브 영역(ACT1)보다 마진 폭(M)만큼 클 수 있다. 즉, 제1 블로킹 마스크(BKM1)는 제1 액티브 영역(ACT1)뿐만 아니라, 제1 필드 영역(FX1)의 일부도 가릴 수 있다.
마진 폭(M)에 관한 설명은 도 34a 내지 도 34c를 이용하여 설명하였으므로, 이하 생략한다.
이어서, 제2 층간 절연 물질(182a)을 증착하여, 제1 개구부(180h)를 채울 수 있다. 이를 통해, 제1 필드 영역(FX1)에 제2 층간 절연 구조체(182)가 형성될 수 있다.
도 41a 및 도 41b를 참고하면, 제1 내지 제3 층간 절연 구조체(181, 182, 183) 상에 상부 층간 절연막(190)이 형성될 수 있다.
이어서, 제1 내지 제3 컨택(510, 520, 530)이 형성될 수 있다.
도 31 내지 도 33c와, 도 37 내지 도 39와, 도 42a 내지 도 44c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 42a 내지 도 44c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 도 42a 및 도 42b는 도 39 이후의 제조 공정일 수 있다.
도 42a 및 도 42b를 참고하면, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 프리 하부 층간 절연막(180P) 상에 상부 층간 절연막(190)이 형성될 수 있다.
도 43a 및 도 43c를 참고하면, 제1 소오스/드레인(140) 및 제3 소오스/드레인(340)과 연결되는 제1 컨택(510)과, 제2 소오스/드레인(240)과 연결되는 제2 컨택(520)과, 제1 게이트 전극(120) 및 제2 게이트 전극(220)과 연결되는 제3 컨택(530)이 형성될 수 있다.
도 44a 내지 도 44c를 참고하면, 제1 블로킹 마스크(BKM1), 제2 블로킹 마스크(BKM2) 및 제3 블로킹 마스크(BKM3)를 이용하여, 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)을 제거할 수 있다.
제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)이 제거됨으로써, 제2 개구부(190h)가 형성될 수 있다.
또한, 제1 블로킹 마스크(BKM1)에 의해 가려진 제1 액티브 영역(ACT1)에는 제1 층간 절연 구조체(181)가 형성되고, 제2 블로킹 마스크(BKM2)에 의해 가려진 제2 액티브 영역(ACT2)에는 제3 층간 절연 구조체(183)가 형성될 수 있다.
또한, 제3 블로킹 마스크(BKM3)에 의해 가려진 제3 컨택(530) 하부에는 제4 층간 절연 구조체(184)가 형성될 수 있다.
마진 폭(M)에 관한 설명은 도 34a 내지 도 34c를 이용하여 설명하였으므로, 이하 생략한다.
제3 블로킹 마스크(BKM3)는 제3 컨택(530)보다 컨택 마진(CM)만큼 클 수 있다. 제1 필드 영역(FX1)의 프리 하부 층간 절연막(180P)이 제거되는 동안, 제3 컨택(530)이 손상되는 것을 방지하기 위함이다.
제1 및 제2 컨택(510, 520)은 제1 및 제3 층간 절연 구조체(181, 183)이 형성되지 전에 형성되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 제1 및 제2 컨택(510, 520)은 제1 및 제3 층간 절연 구조체(181, 183)가 형성된 후에 형성될 수 있음은 물론이다.
이어서, 제2 층간 절연 물질(182a)을 증착하여, 제2 개구부(190h)를 채울 수 있다. 이를 통해, 제1 필드 영역(FX1)에 제2 층간 절연 구조체(182)가 형성될 수 있다.
도 45는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 45를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 120, 220, 320: 게이트 전극
125, 225: 게이트 절연막 130, 230: 게이트 스페이서
140, 240, 340: 소오스/드레인 150, 250: 캡핑 패턴
181, 182, 183, 184: 층간 절연 구조체
ACT: 액티브 영역 FX: 필드 영역

Claims (20)

  1. 액티브 영역과, 상기 액티브 영역에 바로 인접하는 필드 영역을 포함하는 기판;
    상기 액티브 영역의 상기 기판으로부터 돌출된 제1 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제1 부분과 제2 부분을 포함하는 제1 게이트 전극으로, 상기 제1 부분은 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극;
    상기 기판 상에, 상기 제1 핀형 패턴과 교차하고, 제3 부분과 제4 부분을 포함하는 제2 게이트 전극으로, 상기 제4 부분은 상기 제2 부분과 마주하고, 상기 제3 부분은 상기 제1 핀형 패턴과 교차하고 상기 제1 부분과 마주하는 제2 게이트 전극;
    상기 기판 상에, 상기 제1 부분과 상기 제3 부분 사이에 배치되고, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 및
    상기 기판 상에, 상기 제2 부분과 상기 제4 부분 사이에 배치되고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 층간 절연 구조체를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 부분과 상기 제3 부분 사이의 상기 제1 핀형 패턴 상에 형성된 소오스/드레인을 더 포함하고,
    상기 제1 층간 절연 구조체는 상기 소오스/드레인 상에 형성되고,
    상기 필드 영역에는 핀형 패턴이 비형성되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 유전 상수는 상기 제2 유전 상수보다 큰 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 층간 절연 구조체는 에어갭을 포함하고, 상기 제1 층간 절연 구조체는 에어갭을 비포함하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 층간 절연 구조체 및 상기 제2 층간 절연 구조체는 에어갭을 비포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고,
    상기 제1 부분의 측벽 상에서 상기 게이트 스페이서의 두께는, 상기 제2 부분의 측벽 상에서 상기 게이트 스페이서의 두께와 다른 반도체 장치.
  7. 제6 항에 있어서,
    상기 게이트 스페이서는 트렌치를 정의하고,
    상기 트렌치의 측벽 및 바닥면을 따라 형성되는 게이트 절연막을 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 게이트 전극의 측벽 상에 형성되는 게이트 스페이서를 더 포함하고,
    상기 게이트 스페이서는 상기 제1 부분의 측벽 상에 형성되고, 상기 제2 부분의 측벽 상에 비형성되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 게이트 전극의 상면을 따라 형성되는 캡핑 패턴을 더 포함하고,
    상기 캡핑 패턴은 상기 제1 부분의 상면 상에 형성되고, 상기 제2 부분의 상면 상에 비형성되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 부분과 상기 제3 부분은 상기 액티브 영역 상에 놓여 있고, 상기 제2 부분과 제4 부분은 상기 필드 영역 상에 놓여 있는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 핀형 패턴은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 액티브 영역은 상기 제1 깊이보다 깊은 제2 트렌치에 의해 정의되는 반도체 장치.
  12. 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 제1 거리만큼 이격된 제2 핀형 패턴;
    상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 거리보다 큰 제2 거리만큼 이격된 제3 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 부분과, 상기 제3 핀형 패턴과 교차하는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하는 제1 게이트 전극;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제4 부분과, 상기 제3 핀형 패턴과 교차하는 제5 부분과, 상기 제4 부분과 상기 제5 부분 사이의 제6 부분을 포함하는 제2 게이트 전극;
    상기 제1 부분과 상기 제4 부분 사이에 배치되고, 제1 유전 상수를 갖는 제1 층간 절연 구조체;
    상기 제2 부분과 상기 제5 부분 사이에 배치되고, 제2 유전 상수를 갖는 제2 층간 절연 구조체; 및
    상기 제3 부분과 상기 제6 부분 사이에 배치되고, 상기 제1 유전 상수 및 제2 유전 상수와 다른 제3 유전 상수를 갖는 제3 층간 절연 구조체를 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제3 유전 상수는 상기 제1 유전 상수 및 상기 제2 유전 상수보다 작은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 층간 절연 구조체는 상기 제1 층간 절연 구조체와 동일한 절연 물질을 포함하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제3 층간 절연 구조체는 에어갭을 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 제1 층간 절연 구조체에 포함된 절연 물질의 유전 상수는 상기 제2 층간 절연 구조체에 포함된 절연 물질의 유전 상수보다 큰 반도체 장치.
  17. 제12 항에 있어서,
    상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽 사이에서, 상기 제3 층간 절연 구조체의 폭은 상기 제1 층간 절연 구조체의 폭보다 큰 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 게이트 전극의 측벽 및 상기 제3 층간 절연 구조체 사이에 개재되는 삽입막의 개수는 상기 제1 게이트 전극의 측벽 및 상기 제1 층간 절연 구조체 사이에 개재되는 삽입막의 개수보다 작은 반도체 장치.
  19. 액티브 영역을 정의하는 제1 깊이의 제1 트렌치;
    상기 액티브 영역 내에, 상기 제1 깊이보다 얕은 제2 깊이의 제2 트렌치에 의해 정의되고, 제1 방향으로 연장하는 핀형 패턴;
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막;
    상기 필드 절연막 상에, 상기 핀형 패턴과 교차하고, 제2 방향으로 연장하고, 상기 액티브 영역과 오버랩되는 제1 부분과, 상기 액티브 영역과 비오버랩되는 제2 부분을 포함하고, 서로 상기 제1 방향으로 이격된 복수의 게이트 전극;
    상기 필드 절연막 상에, 상기 게이트 전극의 제1 부분 사이에 배치되고, 상기 제1 부분의 측벽을 덮고, 제1 유전 상수를 갖는 제1 층간 절연 구조체; 및
    상기 필드 절연막 상에, 상기 게이트 전극의 제2 부분 사이에 배치되고, 상기 제2 부분의 측벽을 덮고, 상기 제1 유전 상수와 다른 제2 유전 상수를 갖는 제2 층간 절연 구조체를 포함하고,
    상기 제2 층간 절연 구조체는 서로 교차하는 제1 측벽과, 제2 측벽을 포함하고,
    상기 제1 측벽은 상기 제1 층간 절연 구조체의 측벽을 덮고, 상기 제2 측벽은 상기 제2 부분의 측벽을 덮는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 유전 상수는 상기 제2 유전 상수보다 큰 반도체 장치.
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