KR20160072476A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20160072476A
KR20160072476A KR1020140180114A KR20140180114A KR20160072476A KR 20160072476 A KR20160072476 A KR 20160072476A KR 1020140180114 A KR1020140180114 A KR 1020140180114A KR 20140180114 A KR20140180114 A KR 20140180114A KR 20160072476 A KR20160072476 A KR 20160072476A
Authority
KR
South Korea
Prior art keywords
source
drain
contact
active region
gate electrode
Prior art date
Application number
KR1020140180114A
Other languages
English (en)
Inventor
송현승
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140180114A priority Critical patent/KR20160072476A/ko
Priority to US14/813,484 priority patent/US20160172357A1/en
Priority to TW104133934A priority patent/TW201622088A/zh
Publication of KR20160072476A publication Critical patent/KR20160072476A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

굴곡진 바닥면을 갖는 소오스/드레인 컨택을 형성함으로써, 신뢰성 및 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역 및 상기 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되고, 서로 간에 이격되는 제1 소오스/드레인 및 제2 소오스/드레인, 및 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 상에 각각 배치되는 제1 부분 및 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하는 컨택으로, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 상기 연결 부분의 상면과 동일 평면 상에 놓이고, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 상기 연결 부분의 높이와 다른 컨택을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다.
본 발명이 해결하려는 과제는, 굴곡진 바닥면을 갖는 소오스/드레인 컨택을 형성함으로써, 신뢰성 및 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 굴곡진 바닥면을 갖는 소오스/드레인 컨택을 형성함으로써, 신뢰성 및 소자 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역 및 상기 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되고, 서로 간에 이격되는 제1 소오스/드레인 및 제2 소오스/드레인, 및 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 상에 각각 배치되는 제1 부분 및 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하는 컨택으로, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 상기 연결 부분의 상면과 동일 평면 상에 놓이고, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 상기 연결 부분의 높이와 다른 컨택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 각각 상기 연결 부분의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 높이와 상기 제2 부분의 높이는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 연결 부분은 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 배치된다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮고, 컨택홀을 포함하는 층간 절연막을 더 포함하고, 상기 컨택홀은 상기 컨택의 제1 부분 및 상기 컨택의 제2 부분에 각각 대응되는 제1 트렌치 및 제2 트렌치와, 상기 컨택의 연결 부분에 대응되는 연결 트렌치를 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 상면으로부터 상기 층간 절연막의 상면까지의 높이는 상기 연결 부분의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 컨택은 상기 컨택홀의 측벽 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함하고, 상기 필링막은 상기 배리어막에 의해 비구획된다.
본 발명의 몇몇 실시예에서, 상기 컨택은 상기 컨택홀의 측벽 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함하고, 상기 배리어막은 상기 컨택홀의 바닥면으로부터 돌출되는 돌출부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 배리어막의 돌출부에 의해 상기 필링막은 적어도 2개 영역으로 구획된다.
본 발명의 몇몇 실시예에서, 상기 컨택홀의 측벽에서 상기 배리어막의 두께는 상기 배리어막의 돌출부의 두께보다 얇다.
본 발명의 몇몇 실시예에서, 상기 배리어막의 돌출부는 하부와, 상기 하부보다 두께가 얇은 상부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역과 이격되어 인접하고, 상기 게이트 전극과 교차하는 제3 활성 영역과, 상기 게이트 전극의 일측에 배치되는 제3 소오스/드레인을 더 포함하고, 상기 제3 소오스 드레인은 상기 제1 소오스/드레인과 접촉하고, 상기 제2 소오스/드레인과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분은 상기 제3 소오스/드레인 상으로 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인은 상승된 소오스/드레인이다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역 및 상기 제2 활성 영역은 각각 핀형 액티브 패턴이다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인은 상기 제1 활성 영역과 중첩되고, 상기 제2 소오스/드레인은 상기 제2 활성 영역과 중첩된다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역과 상기 제2 활성 영역은 최인접한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역, 제1 활성 영역 및 상기 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극, 상기 게이트 전극의 일측에 배치되고, 서로 간에 이격되는 제1 소오스/드레인 및 제2 소오스/드레인으로, 상기 제1 소오스/드레인은 상기 제1 활성 영역과 중첩되고, 상기 제2 소오스/드레인은 상기 제2 활성 영역과 중첩되는 제1 소오스/드레인 및 제2 소오스/드레인, 상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮는 층간 절연막, 및 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 상에 각각 배치되는 제1 부분 및 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하고, 상기 층간 절연막 내에 배치되는 컨택으로, 상기 층간 절연막의 상면을 기준으로 상기 제1 부분의 바닥면 및 상기 제2 부분의 바닥면은 상기 연결 부분의 바닥면보다 깊은 컨택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면을 기준으로, 상기 연결 부분의 바닥면은 상기 제1 소오스/드레인의 상면 및 상기 제2 소오스/드레인의 상면보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면, 상기 제2 부분의 상면 및 상기 연결 부분의 상면은 동일 평면 상에 놓여있다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 컨택홀을 포함하고, 상기 컨택홀은 상기 제1 부분의 바닥면, 상기 제2 부분의 바닥면 및 상기 연결 부분의 바닥면에 대응되는 굴곡진 바닥면을 포함하고, 상기 컨택은 상기 컨택홀의 측면 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분, 상기 제2 부분 및 상기 연결 부분에 포함되는 상기 필링막은 통합 구조(integral structure)이다.
본 발명의 몇몇 실시예에서, 상기 배리어막은 상기 컨택홀의 바닥면으로부터 돌출되는 돌출부를 더 포함하고, 상기 돌출부에 의해, 상기 필링막은 적어도 2개 영역으로 구획된다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 활성 영역이 비배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 서로 간에 이격되고, 일방향으로 순차적으로 배치되는 제1 내지 제4 핀형 액티브 패턴, 상기 제1 내지 제4 핀형 액티브 패턴의 측벽 일부를 덮는 필드 절연막, 상기 필드 절연막 상에, 상기 제1 내지 제4 핀형 액티브 패턴과 교차하고, 상기 일방향으로 연장되는 게이트 전극, 상기 게이트 전극의 일측에 배치되고, 서로 간에 접촉하는 제1 소오스/드레인 및 제2 소오스/드레인으로, 상기 제1 소오스/드레인은 상기 제1 핀형 액티브 패턴 상에 배치되고, 상기 제2 소오스/드레인은 상기 제2 핀형 액티브 패턴 상에 배치되는 제1 소오스/드레인 및 제2 소오스/드레인, 상기 게이트 전극의 일측에 배치되고, 서로 간에 접촉하는 제3 소오스/드레인 및 제4 소오스/드레인으로, 상기 제3 소오스/드레인은 상기 제3 핀형 액티브 패턴 상에 배치되고, 상기 제2 소오스/드레인과 비접촉하고, 상기 제4 소오스/드레인은 상기 제4 핀형 액티브 패턴 상에 배치되는 제3 소오스/드레인 및 제4 소오스/드레인, 및 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인과 각각 연결되는 제1 부분과, 상기 제3 소오스/드레인 및 상기 제4 소오스/드레인과 각각 연결되는 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하는 컨택으로, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 상기 연결 부분의 상면과 동일 평면 상에 놓이고, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 상기 연결 부분의 높이와 다른 컨택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면을 기준으로, 상기 제1 부분의 바닥면 및 상기 제2 부분의 바닥면은 상기 연결 부분의 바닥면보다 낮다.
본 발명의 몇몇 실시예에서, 상기 연결 부분의 일부는 상기 제2 소오스/드레인과 상기 제3 소오스/드레인 사이를 통과한다.
본 발명의 몇몇 실시예에서, 상기 연결 부분의 바닥면은 상기 필드 절연막의 상면보다 높다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 컨택홀을 포함하고, 상기 컨택홀은 상기 제1 부분의 바닥면, 상기 제2 부분의 바닥면 및 상기 연결 부분의 바닥면에 대응되는 굴곡진 바닥면을 포함하고, 상기 컨택은 상기 컨택홀의 측면 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분, 상기 제2 부분 및 상기 연결 부분에 포함되는 상기 필링막은 통합 구조(integral structure)이다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극을 형성하고, 상기 게이트 전극의 일측에, 상기 제1 활성 영역과 중첩되는 제1 소오스/드레인과, 상기 제2 활성 영역과 중첩되는 제2 소오스/드레인을 각각 형성하고, 상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 간에 이격되고, 상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에, 상기 제1 소오스/드레인을 노출시키는 제1 트렌치와, 상기 제2 소오스/드레인을 노출시키는 제2 트렌치를 형성하고, 상기 층간 절연막 내에, 상기 제1 트렌치와 상기 제2 트렌치를 연결하는 연결 트렌치와, 상기 게이트 전극의 상면을 노출시키는 제1 컨택홀을 동시에 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 연결 트렌치를 형성하기 전에, 상기 제1 트렌치 및 상기 제2 트렌치를 각각 채우는 희생 패턴을 상기 층간 절연막 내에 형성하고, 상기 연결 트렌치를 형성한 후, 상기 희생 패턴을 제거하여, 제1 트렌치와, 상기 제2 트렌치와, 상기 연결 트렌치를 포함하는 제2 컨택홀을 형성하고, 상기 제2 컨택홀을 채우는 소오스/드레인 컨택을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 연결 트렌치를 형성하기 전에, 상기 제1 트렌치 및 상기 제2 트렌치를 각각 채우는 컨택의 제1 부분 및 컨택의 제2 부분을 형성하고, 상기 연결 트렌치를 형성한 후, 상기 컨택의 제1 부분 및 상기 제2 컨택의 제2 부분과 접하고, 상기 연결 트렌치를 채우는 연결 컨택부를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 연결 컨택부를 형성할 때, 상기 제1 컨택홀을 채우는 게이트 컨택을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5는 도 4에서 제1 컨택을 제외하고 도시한 도면이다.
도 6은 도 1의 D - D를 따라서 절단한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 제6 실시예에 다른 반도체 장치를 설명하기 위한 도면들이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 도 14의 C - C를 따라서 절단한 단면도이다.
도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5는 도 4에서 제1 컨택을 제외하고 도시한 도면이다. 도 6은 도 1의 D - D를 따라서 절단한 단면도이다.
도 1 내지 도 6을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 활성 영역(110)과, 제2 활성 영역(120)과, 게이트 전극(200)과, 제1 소오스/드레인(115)과, 제2 소오스/드레인(125)과, 제1 컨택(150) 등을 포함할 수 있다.
제1 활성 영역(110)과 제2 활성 영역(120)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 활성 영역(110) 및 제2 활성 영역(120)은 서로 간에 이격되어 배치될 수 있다.
제1 활성 영역(110) 및 제2 활성 영역(120)은 예를 들어, 제1 방향(X)으로 연장되어 있을 수 있다. 제1 활성 영역(110) 및 제2 활성 영역(120)은 제2 방향(Y)으로 배열되어 있을 수 있다.
제1 활성 영역(110)과 제2 활성 영역(120) 사이에는 필드 절연막(105)이 배치될 수 있다. 본 발명의 실시예들에 따른 반도체 장치에서, 제1 활성 영역(110) 및 제2 활성 영역(120)은 최인접하고 있을 수 있다. 즉, 제1 활성 영역(110)과 제2 활성 영역(120) 사이에 필드 절연막(105)이 배치되고, 다른 활성 영역은 배치되지 않을 수 있다.
제1 활성 영역(110) 및 제2 활성 영역(120)은 각각 단채널 활성 영역이거나, 다채널 활성 영역 중 하나일 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 활성 영역(110) 및 제2 활성 영역(120)은 기판(100)으로부터 돌출되어 있는 핀형 액티브 패턴인 것으로 설명한다.
필드 절연막(105)은 제1 활성 영역(110) 및 제2 활성 영역(120)의 측벽의 일부를 덮고 있기 때문에, 제1 활성 영역(110) 및 제2 활성 영역(120)의 적어도 일부는 각각 필드 절연막(105)보다 위로 돌출되어 있을 수 있다. 즉, 제1 활성 영역(110)의 상면 및 제2 활성 영역(120)의 상면의 적어도 일부는 각각 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
핀형 액티브 패턴인 제1 활성 영역(110) 및 제2 활성 영역(120)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 활성 영역(110) 및 제2 활성 영역(120)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 영역(110) 및 제2 활성 영역(120)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 제1 활성 영역(110) 및 제2 활성 영역(120)은 각각 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 활성 영역(110) 및 제2 활성 영역(120)은 각각 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 활성 영역(110) 및 제2 활성 영역(120)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
게이트 전극(200)은 제2 방향(Y)으로 연장되어, 제1 활성 영역(110) 및 제2 활성 영역(120)과 교차하도록 형성될 수 있다. 게이트 전극(200)은 제1 활성 영역(110), 제2 활성 영역(120) 및 필드 절연막(105) 상에 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 게이트 전극(200)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(200)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(200)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(200)은 예를 들어, 리플레이스먼트(replacement) 공정(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(210)은 제1 활성 영역(110)과 게이트 전극(200) 사이, 및 제2 활성 영역(120)과 게이트 전극(200) 사이에 형성될 수 있다. 게이트 절연막(210)은 필드 절연막(105)보다 위로 돌출된 제1 활성 영역(110)의 측벽 및 상면과, 제2 활성 영역(120)의 측벽 및 상면을 따라서 형성될 수 있다. 또한, 게이트 절연막(210)은 게이트 전극(200)과 필드 절연막(105) 사이에 배치될 수 있다.
게이트 절연막(210)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 게르마늄 산질화막(GeON), 실리콘 게르마늄 산화막(GeSiO) 또는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(220)은 제2 방향(Y)으로 연장된 게이트 전극(200)의 측벽 상에 형성될 수 있다. 게이트 스페이서(220)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(220)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 소오스/드레인(115)은 게이트 전극(200)의 양측에 형성될 수 있다. 제1 소오스/드레인(115)은 제1 활성 영역(110)과 중첩되도록 형성될 수 있다. 제1 소오스/드레인(115)은 상승된 소오스/드레인일 수 있다.
제2 소오스/드레인(125)은 게이트 전극(200)의 양측에 형성될 수 있다. 제2 소오스/드레인(125)은 제2 활성 영역(120)과 중첩되도록 형성될 수 있다. 제2 소오스/드레인(125)은 상승된 소오스/드레인일 수 있다.
제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 서로 간에 인접하여 형성되지만, 서로 이격되어 있을 수 있다. 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 서로 접촉하지 않을 수 있다. 즉, 게이트 전극(200)을 중심으로, 게이트 전극(200)의 일측에 배치되는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 서로 간에 이격되어 있을 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 소오스/드레인(115)은 제1 활성 영역(110) 상에 형성될 수 있고, 제2 소오스/드레인(125)은 제2 활성 영역(120) 상에 형성될 수 있다.
도 2 및 도 4에서, 제1 소오스/드레인(115)의 일부는 제1 활성 영역(110) 내에 형성된 리세스를 채우도록 형성되고, 제2 소오스/드레인(125)의 일부는 제2 활성 영역(120) 내에 형성된 리세스를 채우도록 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
즉, 제1 소오스/드레인(115)은 필드 절연막(105)보다 위로 돌출된 제1 활성 영역(110)의 적어도 일부를 덮는 에피층을 포함할 수도 있다. 제2 소오스/드레인(125)도 제1 소오스/드레인(115)과 마찬가지일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 각각 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 활성 영역(110) 및 제2 활성 영역(120)에 각각 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 각각 제1 활성 영역(110) 및 제2 활성 영역(120)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 활성 영역(110) 및 제2 활성 영역(120)이 실리콘 핀형 액티브 패턴일 때, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC 또는 탄소를 포함하는 실리콘(Si:C))일 수 있다.
식각 정지막(185)는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 상에 형성될 수 있다. 식각 정지막(185)은 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)의 외주면과, 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 게이트 전극(200)과, 제1 소오스/드레인(115)과, 제2 소오스/드레인(125)을 덮을 수 있다. 층간 절연막(180)은 식각 정지막(185) 상에 형성될 수 있다.
층간 절연막(180)은 하부 층간 절연막(181)과 상부 층간 절연막(182)을 포함할 수 있다. 하부 층간 절연막(181)과 상부 층간 절연막(182)은 예를 들어, 게이트 전극(200)을 형성하기 전에 증착되는지 여부로 구분될 수 있지만, 이에 제한되는 것은 아니다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(180)은 제1 컨택홀(155)과 제2 컨택홀(255)을 포함할 수 있다. 제2 컨택홀(255)은 게이트 전극(200) 상에 형성되어, 게이트 전극(200)의 상면을 노출시킬 수 있다.
제1 컨택홀(155)은 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 상에 형성될 수 있다. 제1 컨택홀(155)에 의해, 제1 소오스/드레인의 상면(115u) 및 제2 소오스/드레인의 상면(125u)은 동시에 노출될 수 있다. 즉, 게이트 전극(200)의 일측 및 타측에서, 제1 컨택홀(155)은 제2 방향(Y)으로 연장될 수 있다.
제1 컨택(150)은 층간 절연막(180) 내에 형성될 수 있다. 제1 컨택(150)은 제1 컨택홀(155)을 채워서 형성될 수 있다. 제1 컨택(150)은 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)과 연결될 수 있다. 다시 말하면, 제1 컨택(150)은 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)의 공통된 컨택일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 컨택(150)의 일부는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)에 의해 감싸일 수 있다.
도 2에서 도시된 것과 같이, 제1 소오스/드레인의 상면(115u)의 적어도 일부 및 제2 소오스/드레인(125)의 상면의 적어도 일부는 식각되어, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 내에 리세스가 형성될 수 있다. 제1 컨택(150)의 일부는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 내에 리세스에 형성되므로, 제1 컨택(150)의 일부는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)에 의해 감싸일 수 있다.
제1 컨택(150)은 게이트 전극(200)의 일측에 형성된 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)과 동시에 연결되므로, 제1 컨택(150)은 제2 방향(Y)으로 연장되어 있을 수 있다.
제1 컨택(150)은 제1 배리어막(151)과 제1 필링막(152)을 포함할 수 있다. 제1 배리어막(151)은 제1 컨택홀(155)을 따라서 형성될 수 있다.
제1 필링막(152)은 제1 배리어막(151)이 형성된 제1 컨택홀(155)을 채울 수 있다. 제1 필링막(152)은 제1 배리어막(151) 상에 형성될 수 있다.
제2 컨택(250)은 층간 절연막(180) 내에 형성될 수 있다. 제2 컨택(250)은 제2 컨택홀(255)을 채워서 형성될 수 있다. 제2 컨택(250)은 게이트 전극(200)과 연결될 수 있다.
도 1에서, 제2 컨택(250)은 게이트 전극(200)의 종단 부분에 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 컨택(250)은 제2 배리어막(251)과 제2 필링막(252)을 포함할 수 있다. 제2 배리어막(251)은 제2 컨택홀(255)을 따라서 형성될 수 있다.
제2 필링막(252)은 제2 배리어막(251)이 형성된 제2 컨택홀(255)을 채울 수 있다. 제2 필링막(252)은 제2 배리어막(251) 상에 형성될 수 있다.
제1 배리어막(151) 및 제2 배리어막(251)은 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 또는 텅스텐 질화물(WN) 등을 포함할 수 있다.
제1 컨택(150) 및 제2 컨택(250)은 각각 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
도 1, 도 4 내지 도 6에서, 제1 컨택(150)은 제1 컨택의 제1 부분(150a)과, 제1 컨택의 제2 부분(150b)과, 제1 컨택의 연결 부분(150c)을 포함할 수 있다.
제1 컨택의 연결 부분(150c)은 제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b) 사이에 배치될 수 있다. 즉, 제1 컨택의 제1 부분(150a) 및 제1 컨택의 제2 부분(150b)은 제1 컨택의 연결 부분(150c)을 중심으로 제2 방향(Y)으로 배치될 수 있다.
제1 컨택의 제1 부분(150a)은 제1 소오스/드레인(115) 상에 배치될 수 있다. 제1 컨택의 제1 부분(150a)은 제1 소오스/드레인(115)과 오버랩되지만, 제2 소오스/드레인(125)과 오버랩되지 않을 수 있다. 제1 컨택의 제1 부분(150a)은 한번의 제조 공정에 의해 형성되는 통합 구조(integral structure)일 수 있다.
제1 컨택의 제2 부분(150b)은 제2 소오스/드레인(125) 상에 배치될 수 있다. 제1 컨택의 제2 부분(150b)은 제2 소오스/드레인(125)과 오버랩되지만, 제1 소오스/드레인(115)과 오버랩되지 않을 수 있다. 제1 컨택의 제2 부분(150b)은 한번의 제조 공정에 의해 형성되는 통합 구조(integral structure)일 수 있다.
제1 컨택의 연결 부분(150c)은 제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b)을 연결할 수 있다. 제1 컨택의 연결 부분(150c)은 게이트 전극(200)의 일측에 배치되는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 사이에 배치될 수 있다.
제1 컨택의 제1 부분(150a)의 상면과, 제1 컨택의 제2 부분(150b)의 상면과, 제1 컨택의 연결 부분(150c)의 상면은 동일 평면 상에 놓여있을 수 있다. 즉, 제1 컨택(150)의 상면은 동일 평면 상에 놓여 있을 수 있다.
도 4에서, 제1 컨택의 제1 부분(150a)의 상면 및 상부 층간 절연막(182)의 상면 사이의 경계와, 제1 컨택의 제2 부분(150b)의 상면 및 상부 층간 절연막(182)의 상면 사이의 경계가 연속적인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 컨택의 제1 부분(150a)의 높이(h1)는 제1 컨택의 연결 부분(150c)의 높이(h3)와 다르고, 제1 컨택의 제2 부분(150b)의 높이(h2)는 제1 컨택의 연결 부분(150c)의 높이(h3)와 다를 수 있다.
도 4에서, 제1 컨택의 제1 부분(150a)의 높이(h1)는 제1 컨택의 제2 부분(150b)의 높이(h2)와 실질적으로 동일한 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 컨택홀(155)을 형성하는 과정에서의 공정 마진에 따라, 제1 컨택의 제1 부분(150a)의 높이(h1)와 제1 컨택의 제2 부분(150b)의 높이(h2)는 다소 차이가 있을 수 있음은 물론이다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 컨택의 제1 부분(150a)의 높이(h1)는 제1 컨택의 연결 부분(150c)의 높이(h3)보다 높을 수 있다. 또한, 제1 컨택의 제2 부분(150b)의 높이(h2)는 제1 컨택의 연결 부분(150c)의 높이(h3)보다 높을 수 있다.
또는, 층간 절연막(180)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 깊을 수 있다. 반대로, 필드 절연막(105)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 낮을 수 있다.
덧붙여, 층간 절연막(180)의 상면을 기준으로, 제1 컨택의 연결 부분(150c)의 바닥면은 제1 소오스/드레인의 상면(115u) 및 제2 소오스/드레인의 상면(125u)보다 얕을 수 있다.
제1 컨택의 연결 부분(150c)의 높이(h3)는 제2 컨택(250)의 높이와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다. 여기서, "높이가 동일하다"의 의미는 비교되는 2개의 높이가 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 높이의 차이를 포함하는 의미이다.
다시 말하면, 게이트 전극(200)의 상면으로부터 층간 절연막(180)의 상면까지의 높이는 제1 컨택의 연결 부분(150c)의 높이(h3)와 실질적으로 동일할 수 있다.
또는, 제1 컨택의 연결 부분(150c)의 높이(h3)는 상부 층간 절연막(182)의 두께와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다. 게이트 전극(200)의 상면에 캡핑 패턴이 형성됨으로써, 게이트 전극(200)의 상면이 게이트 스페이서(220)의 상면보다 리세스되어 있을 경우, 제1 컨택의 연결 부분(150c)의 높이(h3)는 상부 층간 절연막(182)의 두께보다 클 수 있다.
제1 컨택의 연결 부분(150c)의 높이(h3)는 제2 컨택(250)의 높이와 실질적으로 동일할 수 있으므로, 기판(100)의 두께 방향으로 제1 컨택의 연결 부분(150c)은 게이트 전극(200)과 오버랩되지 않을 수 있다.
이를 통해, 제1 컨택의 연결 부분(150c)과 게이트 전극(200) 사이의 캐패시턴스를 감소시킬 수 있다. 다시 말하면, 제1 컨택(150)과 게이트 전극(200) 사이의 유효 캐패시턴스가 감소함에 따라, 제1 컨택(150)과 게이트 전극(200) 사이의 커플링 현상을 경감시킬 수 있고, 이를 통해 반도체 장치의 신뢰성 및 성능을 개선할 수 있다.
제1 컨택홀(155)은 제1 트렌치(155a)와, 제2 트렌치(155b)와, 연결 트렌치(155c)를 포함할 수 있다. 연결 트렌치(155c)는 제1 트렌치(155a)와 제2 트렌치(155b) 사이에 형성될 수 있다.
제1 트렌치(155a)는 제1 컨택의 제1 부분(150a)에 대응되고, 제2 트렌치(155b)는 제1 컨택의 제2 부분(150b)에 대응될 수 있다. 또한, 연결 트렌치(155c)는 제1 컨택의 연결 부분(150c)에 대응될 수 있다.
제1 컨택홀(155)은 측면(155s)과, 측면(155s)을 연결하는 바닥면(155L)을 포함할 수 있다. 좀 더 구체적으로, 제1 컨택홀의 측면(155S)은 도 1에서의 제1 컨택(150)의 외주면을 따라서 형성되는 부분이고, 제1 컨택홀의 바닥면(155L)은 제1 컨택홀의 측면(155S)을 연결하는 부분일 수 있다.
제1 트렌치(155a)의 바닥면은 제1 컨택의 제1 부분(150a)의 바닥면에 대응되고, 제2 트렌치(155b)의 바닥면은 제1 컨택의 제2 부분(150b)의 바닥면에 대응되고, 연결 트렌치(155c)의 바닥면은 제1 컨택의 연결 부분(150c)에 대응될 수 있다.
층간 절연막(180)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 깊다.
따라서, 층간 절연막(180)의 상면을 기준으로, 제1 트렌치(155a)의 바닥면 및 제2 트렌치(155b)의 바닥면은 연결 트렌치(155c)의 바닥면보다 깊게 형성될 수 있다. 즉, 제1 컨택홀의 바닥면(155L)은 제1 컨택(150)의 바닥면에 대응되어 굴곡진 바닥면일 수 있다.
또한, 게이트 전극(200)의 상면으로부터 층간 절연막(180)의 상면까지의 높이는 제1 컨택의 연결 부분(150c)의 높이(h3)와 실질적으로 동일할 수 있으므로, 연결 트렌치(155c)의 바닥면은 하부 층간 절연막(181)과 상부 층간 절연막(182)의 경계면일 수 있지만, 이에 제한되는 것은 아니다.
제1 배리어막(151)은 제1 컨택홀의 측면(155S) 및 제1 컨택홀의 바닥면(155L)을 따라서 형성될 수 있다. 또한, 제1 필링막(152)은 제1 배리어막(151) 상에 형성되고, 제1 컨택홀(155)을 채울 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 필링막(152)은 제1 배리어막(151)에 의해 구획되지 않을 수 있다. 다시 말하면, 제1 배리어막(151)은 제1 컨택홀의 바닥면(155L)으로부터 돌출되는 돌출부를 포함하지 않을 수 있다.
따라서, 제1 컨택의 제1 부분(150a)에 포함되는 제1 필링막과, 제1 컨택의 제2 부분(150b)에 포함되는 제1 필링막과, 제1 컨택의 연결 부분(150c)에 포함되는 제1 필링막은 서로 직접 연결되는 통합 구조(integral structure)일 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 실시예와 다른 점을 위주로 설명한다. 참고적으로, 도 7은 도 1의 C - C를 따라서 절단한 단면도일 수 있다.
도 7을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 배리어막(151)은 제1 컨택홀의 바닥면(155L)으로부터 돌출되는 돌출부(151p)를 더 포함할 수 있다.
제1 배리어막의 돌출부(151p)는 제1 컨택홀의 바닥면(155L)을 따라서 형성된 제1 배리어막(151)으로부터 돌출될 수 있다.
제1 배리어막의 돌출부(151p)는 제1 컨택홀의 바닥면(155L)으로부터 돌출되어, 제1 컨택(150)의 상면까지 연장될 수 있다. 이에 따라, 제1 필링막(152)은 제1 배리어막의 돌출부(151p)에 의해 적어도 2개 영역으로 구획될 수 있다.
즉, 제1 컨택의 제1 부분(150a)에 포함되는 제1 필링막과, 제1 컨택의 제2 부분(150b)에 포함되는 제1 필링막과, 제1 컨택의 연결 부분(150c)에 포함되는 제1 필링막 중 적어도 두 개는 제1 배리어막의 돌출부(151p)에 의해 구획될 수 있다.
따라서, 제1 컨택의 제1 부분(150a)에 포함되는 제1 필링막과, 제1 컨택의 제2 부분(150b)에 포함되는 제1 필링막과, 제1 컨택의 연결 부분(150c)에 포함되는 제1 필링막 중 적어도 두 개는 서로 직접 연결되지 않을 수 있다.
또한, 제1 배리어막의 돌출부(151p)의 두께는 제1 컨택홀의 측면(155S)을 따라서 형성되는 제1 배리어막(151)의 두께보다 두꺼울 수 있다. 제1 컨택홀의 측면(155S)을 따라서 형성되는 제1 배리어막(151)과 달리, 제1 배리어막의 돌출부(151p)는 두 번의 증착 과정을 통해서 형성될 수 있기 때문이다.
도 7에서, 제1 컨택(150)의 상면은 동일 평면 상에 놓여있는 있는 것으로 도시되어 있다. 즉, 제1 컨택의 제1 부분(150a)의 상면과, 제1 컨택의 제2 부분(150b)의 상면과, 제1 컨택의 연결 부분(150c)의 상면은 동일 평면 상에 놓여있는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
예를 들어, 도 7에서 도시된 것과 달리, 제1 컨택의 제1 부분(150a)의 상면 및 제1 배리어막의 돌출부(151p)의 상면 사이의 경계가 불연속적일 수도 있음은 물론이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 7을 이용하여 설명한 실시예와 다른 점을 위주로 설명한다. 참고적으로, 도 8은 도 1의 C - C를 따라서 절단한 단면도일 수 있다.
도 8을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 배리어막(151)은 제1 컨택홀의 바닥면(155L)으로부터 돌출되고, 상부(151p-1)와 하부(151p-2)를 포함하는 돌출부(151p)를 더 포함할 수 있다.
제1 배리어막의 돌출부(151p)는 제1 컨택홀의 바닥면(155L)을 따라서 형성된 제1 배리어막(151)으로부터 돌출되는 하부(151p-2)와, 제1 배리어막의 돌출부의 하부(151p-2) 상에 형성되는 상부(151p-1)를 포함할 수 있다.
제1 배리어막의 돌출부의 하부(151p-2)의 두께는 제1 배리어막의 돌출부의 상부(151p-1)의 두께와 다를 수 있다. 좀 더 구체적으로, 제1 배리어막의 돌출부의 하부(151p-2)와 제1 배리어막의 돌출부의 상부(151p-1)의 경계에서, 제1 배리어막의 돌출부(151p)의 두께의 불연속함이 있을 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 배리어막의 돌출부의 상부(151p-1)의 두께는 제1 배리어막의 돌출부의 하부(151p-2)의 두께보다 얇을 수 있다.
도 9 및 도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 실시예와 다른 점을 위주로 설명한다. 참고적으로 도 9는 도 1의 C - C를 따라서 절단한 단면도이고, 도 10은 도 1의 D - D를 따라서 절단한 단면도이다.
도 9 및 도 10을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 컨택의 연결 부분(150c)의 높이는 제1 컨택의 제1 부분(150a)의 높이 및 제1 컨택의 제2 부분(150b)의 높이보다 높을 수 있다.
제1 컨택의 연결 부분(150c)의 높이는 제1 소오스/드레인(115)과 오버랩되는 제1 컨택의 제1 부분(150a)의 높이 및 제2 소오스/드레인(125)과 오버랩되는 제1 컨택의 제2 부분(150b)의 높이보다 높으므로, 제1 컨택의 연결 부분(150c)의 일부는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125) 사이를 통과할 수 있다.
다만, 제1 컨택(150)은 필드 절연막(105)과 접촉하지 않으므로, 제1 컨택의 연결 부분(150c)과 필드 절연막(105) 사이에 층간 절연막(180)이 배치될 수 있다. 기판(100)을 기준으로, 제1 컨택의 연결 부분(150c)의 바닥면은 필드 절연막(105)의 상면보다 높을 수 있다.
층간 절연막(180)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 얕을 수 있다.
반대로, 필드 절연막(105)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 높을 수 있다. 다시 말하면, 필드 절연막(105)의 상면을 기준으로, 제1 소오스/드레인의 상면 및 제2 소오스/드레인의 상면(125u)은 제1 컨택의 연결 부분(150c)의 바닥면보다 높을 수 있다.
덧붙여, 제1 컨택의 연결 부분(150c)의 높이는 제2 컨택(250)의 높이보다 높을 수 있다. 이에 따라, 기판(100)의 두께 방향으로 제1 컨택의 연결 부분(150c)의 일부는 게이트 전극(200)과 오버랩될 수 있다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12 및 도 13은 본 발명의 제6 실시예에 다른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
참고적으로, 도 11은 도 1의 C - C를 따라서 절단한 단면도일 수 있다. 도 12는 도 1의 A - A를 따라서 절단한 단면도이고, 도 13은 도 1의 B - B를 따라서 절단한 단면도이다.
도 11을 참고하면, 본 발명의 제5 실시예에 다른 반도체 장치(5)에서, 제1 소오스/드레인의 상면(115u) 및 제2 소오스/드레인의 상면(125u)은 식각되지 않아, 제1 소오스/드레인의 상면(115u) 및 제2 소오스/드레인의 상면(125u)은 전체적으로 제1 및 제2 소오스/드레인(115, 125) 형성시에 나타나는 패싯(facet)을 포함할 수 있다.
즉, 제1 컨택(150)의 바닥면의 일부는 제1 및 제2 소오스/드레인(115, 125) 형성시에 나타나는 패싯을 따라서 형성될 수 있다.
도 12 및 도 13을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 활성 영역(110)의 상면 및 제2 활성 영역(120)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되지 않을 수 있다.
게이트 전극(200)과 제1 활성 영역(110) 사이에 형성되는 게이트 절연막(210)은 필드 절연막(105)의 상면보다 위로 돌출되지 않을 수 있다.
또한, 게이트 절연막(210)은 게이트 전극(200)과 제1 활성 영역(110) 사이, 및 게이트 전극(200)과 제2 활성 영역(120) 사이에 형성되고, 게이트 전극(200)의 측벽과 게이트 스페이서(220) 사이에 형성되지 않을 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 게이트 전극(200)은 TiN, TaN, W, Al, Si, SiGe 또는 금속 실리사이드 등을 포함할 수 있다.
또한, 게이트 하드 마스크(205)는 게이트 전극(200) 상에 형성될 수 있다. 게이트 하드 마스크(205)는 예를 들어, 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막 및 이들의 조합을 포함할 수 있다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 15는 도 14의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14 및 도 15를 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 제3 활성 영역(130)과, 제3 소오스/드레인(135)과, 등을 더 포함할 수 있다.
또한, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 제4 활성 영역(140)과, 제4 소오스/드레인(145)을 더 포함할 수 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 컨택의 제1 부분(150a) 및 제1 컨택의 제2 부분(150b) 중 하나는 하나의 상승된 소오스/드레인과 연결될 수 있음은 물론이다.
제1 내지 제4 활성 영역(110, 120, 130, 140)은 제1 방향(X)으로 연장되어 있을 수 있다. 제1 내지 제4 활성 영역(110, 120, 130, 140)는 각각 서로 간에 이격되어 있을 수 있다.
또한, 제1 내지 제4 활성 영역(110, 120, 130, 140)은 제2 방향(Y)으로 배열되어 있을 수 있다. 제3 활성 영역(130)과, 제1 활성 영역(110)과, 제2 활성 영역(120)과, 제4 활성 영역(140)은 제2 방향(Y)으로 순차적으로 배열되어 있을 수 있다.
제1 활성 영역(110) 및 제2 활성 영역(120)과 같이, 필드 절연막(105)은 제3 활성 영역(130) 및 제4 활성 영역(140)의 측벽의 일부를 덮고 있을 수 있다.
게이트 전극(200)은 제2 방향(Y)으로 연장되어, 제1 내지 제4 활성 영역(110, 120, 130, 140)과 교차하도록 형성될 수 있다. 게이트 전극(200)은 제1 내지 제4 활성 영역(110, 120, 130, 140)과 필드 절연막(105) 상에 형성될 수 있다.
제3 소오스/드레인(135)은 게이트 전극(200)의 양측에 형성될 수 있다. 제3 소오스/드레인(135)은 제1 활성 영역(110)과 중첩되도록 형성될 수 있다. 제3 소오스/드레인(135)은 상승된 소오스/드레인일 수 있다.
제3 소오스/드레인(135)은 제1 소오스/드레인(115)과 접촉할 수 있지만, 제2 소오스/드레인(125)과 접촉하지 않을 수 있다. 좀 더 구체적으로, 게이트 전극(200)의 일측에 배치되는 제1 소오스/드레인(115) 및 제3 소오스/드레인(135)은 서로 간에 접촉할 수 있다.
제4 소오스/드레인(145)은 게이트 전극(200)의 양측에 형성될 수 있다. 제4 소오스/드레인(145)은 제4 활성 영역(140)과 중첩되도록 형성될 수 있다. 제4 소오스/드레인(145)은 상승된 소오스/드레인일 수 있다.
제4 소오스/드레인(145)은 제2 소오스/드레인(125)과 접촉할 수 있지만, 제1 소오스/드레인(115)과 접촉하지 않을 수 있다. 좀 더 구체적으로, 게이트 전극(200)의 일측에 배치되는 제2 소오스/드레인(125) 및 제4 소오스/드레인(145)은 서로 간에 접촉할 수 있다.
도 15에서 도시되는 것과 같이, 제3 소오스/드레인(135)은 제3 활성 영역(130) 상에 형성되고, 제4 소오스/드레인(145)은 제4 활성 영역(140) 상에 형성될 수 있다.
제1 컨택(150)은 제1 내지 제4 소오스/드레인(115, 125, 135, 145)과 연결될 수 있다. 다시 말하면, 제1 컨택(150)은 제1 내지 제4 소오스/드레인(115, 125, 135, 145)의 공통된 컨택일 수 있다.
제1 컨택의 제1 부분(150a)은 서로 간에 접촉하는 제1 소오스/드레인(115) 및 제3 소오스/드레인(135) 상에 배치될 수 있다. 제1 컨택의 제1 부분(150a)은 제3 소오스/드레인(135) 상으로 연장되어 형성될 수 있다.
제1 컨택의 제1 부분(150a)은 제1 소오스/드레인(115) 및 제3 소오스/드레인(135)과 오버랩되지만, 제4 소오스/드레인(145)과 오버랩되지 않을 수 있다.
제1 컨택의 제2 부분(150b)은 서로 간에 접촉하는 제2 소오스/드레인(125) 및 제4 소오스/드레인(145) 상에 배치될 수 있다. 제1 컨택의 제2 부분(150b)은 제4 소오스/드레인(145) 상으로 연장되어 형성될 수 있다.
제1 컨택의 제2 부분(150b)은 제2 소오스/드레인(125) 및 제4 소오스/드레인(145)과 오버랩되지만, 제3 소오스/드레인(135)과 오버랩되지 않을 수 있다.
도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 실시예와 다른 점을 위주로 설명한다.
도 16을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제1 컨택의 연결 부분(150c)의 높이는 제1 컨택의 제1 부분(150a)의 높이 및 제1 컨택의 제2 부분(150b)의 높이보다 높을 수 있다.
필드 절연막(105)의 상면을 기준으로, 제1 컨택의 제1 부분(150a)의 바닥면 및 제1 컨택의 제2 부분(150b)의 바닥면은 제1 컨택의 연결 부분(150c)의 바닥면보다 높을 수 있다.
다시 말하면, 필드 절연막(105)의 상면을 기준으로, 제1 소오스/드레인의 상면, 제2 소오스/드레인의 상면, 제3 소오스/드레인의 상면(135u) 및 제4 소오스/드레인의 상면(145u)은 제1 컨택의 연결 부분(150c)의 바닥면보다 높을 수 있다.
도 17 내지 도 24를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 통해, 본 발명의 제1 실시예에 따른 반도체 장치가 제조될 수 있다.
도 17 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 18은 도 17의 E - E를 따라서 절단한 단면도이고, 도 19는 도 17의 F - F를 따라서 절단한 단면도이다.
도 17 내지 도 19를 참고하면, 서로 간에 이격되는 제1 활성 영역(110) 및 제2 활성 영역(120) 상에, 제1 활성 영역(110) 및 제2 활성 영역(120)과 교차하는 게이트 전극(200)을 형성할 수 있다.
또한, 제1 활성 영역(110)과 중첩되는 제1 소오스/드레인(115)을 게이트 전극(200)의 양측에 형성할 수 있다. 제2 활성 영역(120)과 중첩되는 제2 소오스/드레인(125)을 게이트 전극의 양측에 형성할 수 있다.
이 때, 게이트 전극(200)의 일측에 형성되는 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)은 서로 간에 이격되어 접촉하지 않을 수 있다.
도 17 내지 도 19에서 도시되는 것과 같이, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)을 형성한 후, 리플레이스먼트 공정을 통해 게이트 전극(200)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 게이트 전극(200)과, 제1 소오스/드레인(115)과, 제2 소오스/드레인(125)을 덮는 층간 절연막(180)을 필드 절연막(105) 상에 형성할 수 있다.
도 20을 참고하면, 층간 절연막(180) 내에, 제1 소오스/드레인(115)과 중첩되는 제1 트렌치(155a)와, 제2 소오스/드레인(125)과 중첩되는 제2 트렌치(155b)를 각각 형성할 수 있다.
제1 트렌치(155a)는 제1 소오스/드레인(115)의 상면을 노출시키고, 제2 트렌치(155b)는 제2 소오스/드레인(125)을 노출시킬 수 있다.
제1 트렌치(155a) 및 제2 트렌치(155b)는 층간 절연막(180)에 의해 이격되어, 서로 간에 연결되지 않을 수 있다.
제1 트렌치(155a) 및 제2 트렌치(155b)은 식각 공정을 통해 형성될 수 있다. 제1 트렌치(155a) 및 제2 트렌치(155b)를 형성하는 식각 공정 중, 제1 소오스/드레인(115) 및 제2 소오스/드레인(125)의 상면 일부는 식각될 수 있다.
도 21을 참고하면, 층간 절연막(180) 내에, 제1 트렌치(155a) 및 제2 트렌치(155b)를 각각 채우는 희생 패턴(156)을 형성할 수 있다.
희생 패턴(156)은 예를 들어, 갭-필 능력이 좋은 물질을 포함할 수 있다. 또한, 희생 패턴(156)은 애슁(ashing) 등의 공정을 통해 쉽게 제거되는 물질을 포함할 수 있다.
도 22 및 도 23을 참고하면, 층간 절연막(180) 내에, 제1 트렌치(155a)와 제2 트렌치(155b)를 연결하는 연결 트렌치(155c)를 형성할 수 있다. 또한, 층간 절연막(180) 내에 게이트 전극(200)의 상면 노출시키는 제2 컨택홀(255)을 형성할 수 있다.
연결 트렌치(155c)는 제1 트렌치(155a)와 제2 트렌치(155b) 사이에 형성될 수 있다.
연결 트렌치(155c) 및 제2 컨택홀(255)은 식각 공정을 통해 형성될 수 있다. 연결 트렌치(155c) 및 제2 컨택홀(255)은 층간 절연막(180) 내에 동시에 형성될 수 있다.
연결 트렌치(155c)의 측면은 제1 트렌치(155a) 및 제2 트렌치(155b)를 각각 채우고 있는 희생 패턴(156)일 수 있다.
도 24를 참고하면, 제1 트렌치(155a) 및 제2 트렌치(155b)를 각각 채우고 있는 희생 패턴(156)을 제거할 수 있다.
이를 통해, 제1 트렌치(155a)와, 제2 트렌치(155b)와, 연결 트렌치(155c)를 포함하는 제1 컨택홀(155)을 형성할 수 있다. 제1 컨택홀(155)에 의해, 제1 소오스/드레인의 상면(115u) 및 제2 소오스/드레인의 상면(125u)은 노출될 수 있다.
이어서, 도 4를 참고하면, 제1 컨택홀(155)의 측면 및 바닥면을 따라서 형성되는 제1 배리어막(151)과, 제1 컨택홀(155)을 채우는 제1 필링막(152)을 형성함으로써, 층간 절연막(180) 내에 제1 컨택(150)을 형성할 수 있다.
또한, 제2 컨택홀(255)의 측면 및 바닥면을 따라서 형성되는 제2 배리어막(251)과, 제2 컨택홀(255)을 채우는 제2 필링막(252)을 형성함으로써, 층간 절연막(180) 내에 제2 컨택(250)을 형성할 수 있다.
제1 컨택(150)과 제2 컨택(250)은 동시에 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 17 내지 도 20, 도 25 내지 도 27을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 통해, 본 발명의 제2 실시예 또는 제3 실시예에 따른 반도체 장치가 제조될 수 있다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25를 참고하면, 층간 절연막(180) 내에, 제1 소오스/드레인(115)과 연결되는 제1 컨택의 제1 부분(150a)과, 제2 소오스/드레인(125)과 연결되는 제1 컨택의 제2 부분(150b)을 형성할 수 있다.
제1 컨택의 제1 부분(150a)은 제1 트렌치(155a)를 채워 형성되고, 제1 컨택의 제2 부분(150b)은 제2 트렌치(155b)를 채워 형성될 수 있다.
제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b)은 동시에 형성될 수 있다.
도 26 및 도 27을 참고하면, 층간 절연막(180) 내에 제1 트렌치(155a)와 제2 트렌치(155b)를 연결하는 연결 트렌치(155c)를 형성할 수 있다. 연결 트렌치(155c)는 제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b)을 측면으로 가질 수 있다.
즉, 연결 트렌치(155c)는 층간 절연막(180)과, 제1 컨택의 제1 부분(150a)과, 제1 컨택의 제2 부분(150b)에 의해 정의될 수 있다.
또한, 층간 절연막(180) 내에 게이트 전극(200)의 상면 노출시키는 제2 컨택홀(255)을 형성할 수 있다.
이어서 도 7 또는 도 8을 참고하면, 층간 절연막(180) 내에, 제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b)과 접하고, 연결 트렌치(155c)를 채우는 제1 컨택의 연결 부분(150c)을 형성할 수 있다.
이를 통해, 제1 컨택의 제1 부분(150a)과 제1 컨택의 제2 부분(150b)과, 제1 컨택의 연결 부분(150c)을 포함하는 제1 컨택(150)을 층간 절연막(180) 내에 형성할 수 있다.
또한, 제2 컨택홀(255)을 채우는 제2 컨택(250)을 층간 절연막(180) 내에 형성할 수 있다.
제1 컨택의 연결 부분(150c)과, 제2 컨택(250)은 동시에 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 29는 태블릿 PC이고, 도 30은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 120, 130, 140: 활성 영역 115, 125, 135, 145: 소오스/드레인
150, 250: 컨택 155, 255: 컨택홀
180: 층간 절연막 200: 게이트 전극

Claims (20)

  1. 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극;
    상기 게이트 전극의 일측에 배치되고, 서로 간에 이격되는 제1 소오스/드레인 및 제2 소오스/드레인; 및
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 상에 각각 배치되는 제1 부분 및 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하는 컨택으로, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 상기 연결 부분의 상면과 동일 평면 상에 놓이고, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 상기 연결 부분의 높이와 다른 컨택을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 부분의 높이 및 상기 제2 부분의 높이는 각각 상기 연결 부분의 높이보다 높은 반도체 장치.
  3. 제1 항에 있어서,
    상기 연결 부분은 상기 제1 소오스/드레인과 상기 제2 소오스/드레인 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮고, 컨택홀을 포함하는 층간 절연막을 더 포함하고,
    상기 컨택홀은 상기 컨택의 제1 부분 및 상기 컨택의 제2 부분에 각각 대응되는 제1 트렌치 및 제2 트렌치와, 상기 컨택의 연결 부분에 대응되는 연결 트렌치를 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 전극의 상면으로부터 상기 층간 절연막의 상면까지의 높이는 상기 연결 부분의 높이와 실질적으로 동일한 반도체 장치.
  6. 제4 항에 있어서,
    상기 컨택은 상기 컨택홀의 측벽 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함하고,
    상기 필링막은 상기 배리어막에 의해 비구획되는 반도체 장치.
  7. 제4 항에 있어서,
    상기 컨택은 상기 컨택홀의 측벽 및 바닥면을 따라서 형성되는 배리어막과, 상기 배리어막 상에 상기 컨택홀을 채우는 필링막을 포함하고,
    상기 배리어막은 상기 컨택홀의 바닥면으로부터 돌출되는 돌출부를 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 배리어막의 돌출부에 의해 상기 필링막은 적어도 2개 영역으로 구획되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 활성 영역과 이격되어 인접하고, 상기 게이트 전극과 교차하는 제3 활성 영역과,
    상기 게이트 전극의 일측에 배치되는 제3 소오스/드레인을 더 포함하고,
    상기 제3 소오스 드레인은 상기 제1 소오스/드레인과 접촉하고, 상기 제2 소오스/드레인과 비접촉하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 부분은 상기 제3 소오스/드레인 상으로 연장되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인은 상승된 소오스/드레인인 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역은 각각 핀형 액티브 패턴인 반도체 장치.
  13. 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역;
    제1 활성 영역 및 상기 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극;
    상기 게이트 전극의 일측에 배치되고, 서로 간에 이격되는 제1 소오스/드레인 및 제2 소오스/드레인으로, 상기 제1 소오스/드레인은 상기 제1 활성 영역과 중첩되고, 상기 제2 소오스/드레인은 상기 제2 활성 영역과 중첩되는 제1 소오스/드레인 및 제2 소오스/드레인;
    상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮는 층간 절연막; 및
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인 상에 각각 배치되는 제1 부분 및 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하고, 상기 층간 절연막 내에 배치되는 컨택으로, 상기 층간 절연막의 상면을 기준으로 상기 제1 부분의 바닥면 및 상기 제2 부분의 바닥면은 상기 연결 부분의 바닥면보다 깊은 컨택을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 층간 절연막의 상면을 기준으로, 상기 연결 부분의 바닥면은 상기 제1 소오스/드레인의 상면 및 상기 제2 소오스/드레인의 상면보다 얕은 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 부분의 상면, 상기 제2 부분의 상면 및 상기 연결 부분의 상면은 동일 평면 상에 놓여있는 반도체 장치.
  16. 서로 간에 이격되고, 일방향으로 순차적으로 배치되는 제1 내지 제4 핀형 액티브 패턴;
    상기 제1 내지 제4 핀형 액티브 패턴의 측벽 일부를 덮는 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 내지 제4 핀형 액티브 패턴과 교차하고, 상기 일방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일측에 배치되고, 서로 간에 접촉하는 제1 소오스/드레인 및 제2 소오스/드레인으로, 상기 제1 소오스/드레인은 상기 제1 핀형 액티브 패턴 상에 배치되고, 상기 제2 소오스/드레인은 상기 제2 핀형 액티브 패턴 상에 배치되는 제1 소오스/드레인 및 제2 소오스/드레인;
    상기 게이트 전극의 일측에 배치되고, 서로 간에 접촉하는 제3 소오스/드레인 및 제4 소오스/드레인으로, 상기 제3 소오스/드레인은 상기 제3 핀형 액티브 패턴 상에 배치되고, 상기 제2 소오스/드레인과 비접촉하고, 상기 제4 소오스/드레인은 상기 제4 핀형 액티브 패턴 상에 배치되는 제3 소오스/드레인 및 제4 소오스/드레인; 및
    상기 제1 소오스/드레인 및 상기 제2 소오스/드레인과 각각 연결되는 제1 부분과, 상기 제3 소오스/드레인 및 상기 제4 소오스/드레인과 각각 연결되는 제2 부분과, 상기 제1 부분과 상기 제2 부분을 서로 연결하는 연결 부분을 포함하는 컨택으로, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 상기 연결 부분의 상면과 동일 평면 상에 놓이고, 상기 제1 부분의 높이 및 상기 제2 부분의 높이는 상기 연결 부분의 높이와 다른 컨택을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 필드 절연막의 상면을 기준으로, 상기 제1 부분의 바닥면 및 상기 제2 부분의 바닥면은 상기 연결 부분의 바닥면보다 낮은 반도체 장치.
  18. 제16 항에 있어서,
    상기 연결 부분의 일부는 상기 제2 소오스/드레인과 상기 제3 소오스/드레인 사이를 통과하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 연결 부분의 바닥면은 상기 필드 절연막의 상면보다 높은 반도체 장치.
  20. 서로 간에 이격되는 제1 활성 영역 및 제2 활성 영역 상에, 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 게이트 전극을 형성하고,
    상기 게이트 전극의 일측에, 상기 제1 활성 영역과 중첩되는 제1 소오스/드레인과, 상기 제2 활성 영역과 중첩되는 제2 소오스/드레인을 각각 형성하고, 상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 서로 간에 이격되고,
    상기 게이트 전극, 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에, 상기 제1 소오스/드레인을 노출시키는 제1 트렌치와, 상기 제2 소오스/드레인을 노출시키는 제2 트렌치를 형성하고,
    상기 층간 절연막 내에, 상기 제1 트렌치와 상기 제2 트렌치를 연결하는 연결 트렌치와, 상기 게이트 전극의 상면을 노출시키는 제1 컨택홀을 동시에 형성하는 것을 포함하는 반도체 장치 제조 방법.
KR1020140180114A 2014-12-15 2014-12-15 반도체 장치 및 이의 제조 방법 KR20160072476A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140180114A KR20160072476A (ko) 2014-12-15 2014-12-15 반도체 장치 및 이의 제조 방법
US14/813,484 US20160172357A1 (en) 2014-12-15 2015-07-30 Semiconductor device and method of fabricating the same
TW104133934A TW201622088A (zh) 2014-12-15 2015-10-16 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140180114A KR20160072476A (ko) 2014-12-15 2014-12-15 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20160072476A true KR20160072476A (ko) 2016-06-23

Family

ID=56111926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140180114A KR20160072476A (ko) 2014-12-15 2014-12-15 반도체 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20160172357A1 (ko)
KR (1) KR20160072476A (ko)
TW (1) TW201622088A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180056031A (ko) * 2016-11-18 2018-05-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103249B2 (en) * 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
US9570397B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Local interconnect structure including non-eroded contact via trenches
US9947657B2 (en) * 2016-01-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9647120B1 (en) 2016-10-19 2017-05-09 International Business Machines Corporation Vertical FET symmetric and asymmetric source/drain formation
CN109326596B (zh) * 2017-08-01 2022-05-03 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法
KR102323733B1 (ko) * 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US9466696B2 (en) * 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8779517B2 (en) * 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
TW201503366A (zh) * 2013-07-08 2015-01-16 Anpec Electronics Corp 溝渠式功率半導體元件及其製作方法
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR102158961B1 (ko) * 2014-05-13 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102265956B1 (ko) * 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법
US10297673B2 (en) * 2014-10-08 2019-05-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices including conductive contacts on source/drains
US9484401B2 (en) * 2014-11-24 2016-11-01 International Business Machines Corporation Capacitance reduction for advanced technology nodes
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180056031A (ko) * 2016-11-18 2018-05-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20160172357A1 (en) 2016-06-16
TW201622088A (zh) 2016-06-16

Similar Documents

Publication Publication Date Title
CN104752508B (zh) 包括具有多倾角的沟槽壁的半导体器件
KR102188194B1 (ko) 반도체 장치 및 이의 제조 방법
KR102307963B1 (ko) 반도체 장치 및 그 제조 방법
KR20160072476A (ko) 반도체 장치 및 이의 제조 방법
KR102197402B1 (ko) 반도체 장치 제조 방법
US9984925B2 (en) Semiconductor device and method for fabricating the same
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
KR20160136579A (ko) 반도체 장치 제조 방법
KR20160113807A (ko) 반도체 장치 및 이의 제조 방법
KR102291062B1 (ko) 반도체 장치 및 이의 제조 방법
KR102402482B1 (ko) 반도체 장치 및 이의 제조 방법
US20200161439A1 (en) High Speed Semiconductor Devices
US10056375B2 (en) Semiconductor device and method for fabricating the same
KR20170102662A (ko) 반도체 장치 및 그 제조 방법
KR20170087634A (ko) 반도체 장치 및 이의 제조 방법
KR20170009669A (ko) 반도체 장치 및 이의 제조 방법
TW202139264A (zh) 半導體裝置的製造方法
KR20170000134A (ko) 반도체 장치 및 이의 제조 방법
US10008493B2 (en) Semiconductor device and method of fabricating the same
KR20170135248A (ko) 반도체 장치 및 이의 제조 방법
KR20170017312A (ko) 반도체 장치 제조 방법
CN106910739B (zh) 半导体器件
KR102443803B1 (ko) 반도체 장치 및 그 제조 방법
KR20170092081A (ko) 반도체 장치 및 이의 제조 방법
KR20160144287A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid