KR102323733B1 - 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

콘택 플러그를 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자는 기판 상에 서로 떨어진 다수의 활성 영역들을 포함한다. 상기 다수의 활성 영역들 내에 드레인 영역들이 형성된다. 상기 다수의 활성 영역들 내에 상기 드레인 영역들과 떨어진 소스 영역들이 형성된다. 상기 드레인 영역들 및 상기 소스 영역들 사이에 상기 다수의 활성 영역들을 가로지르는 게이트 전극이 형성된다. 상기 드레인 영역들 상에 드레인 플러그가 형성된다. 상기 소스 영역들 상에 소스 플러그가 형성된다. 상기 드레인 플러그 및 상기 소스 플러그 사이의 상기 게이트 전극 상에 게이트 플러그가 형성된다. 상기 드레인 플러그의 중심 및 상기 소스 플러그의 중심을 지나는 직선은 상기 게이트 플러그와 교차한다.

Description

콘택 플러그를 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING CONTACT PLUG AND METHOD OF FORMING THE SAME}
게이트 콘택 플러그와 드레인 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
전자장치의 경박단소화에 따라 반도체 소자의 집적도를 높이기 위하여 배선들(interconnections)의 효율적인 배치를 위한 다양한 기술이 시도되고 있다. 상기 배선들은 다수의 수평 배선들 및 상기 수평 배선들에 연결된 다수의 콘택 플러그들을 포함한다. 상기 다수의 콘택 플러그들의 간격을 최소화 하는 것이 반도체 소자의 고집적화에 유리하다. 상기 다수의 콘택 플러그들은 서로 절연되어야 한다. 인접한 콘택 플러그와 절연을 확보하고 간격을 최소화하기 위한 새로운 기술이 필요하다.
본 개시의 실시예들에 따른 과제는 고집적화에 유리한 콘택 플러그를 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 고집적화에 유리한 콘택 플러그를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 서로 떨어진 다수의 활성 영역들을 포함한다. 상기 다수의 활성 영역들 내에 드레인 영역들이 형성된다. 상기 다수의 활성 영역들 내에 상기 드레인 영역들과 떨어진 소스 영역들이 형성된다. 상기 드레인 영역들 및 상기 소스 영역들 사이에 상기 다수의 활성 영역들을 가로지르는 게이트 전극이 형성된다. 상기 드레인 영역들 상에 드레인 플러그가 형성된다. 상기 소스 영역들 상에 소스 플러그가 형성된다. 상기 드레인 플러그 및 상기 소스 플러그 사이의 상기 게이트 전극 상에 게이트 플러그가 형성된다. 상기 드레인 플러그의 중심 및 상기 소스 플러그의 중심을 지나는 직선은 상기 게이트 플러그와 교차한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 서로 떨어진 다수의 활성 영역들을 포함한다. 상기 다수의 활성 영역들 내에 드레인 영역들이 형성된다. 상기 다수의 활성 영역들 내에 상기 드레인 영역들과 떨어진 소스 영역들이 형성된다. 상기 드레인 영역들 및 상기 소스 영역들 사이에 상기 다수의 활성 영역들을 가로지르는 게이트 전극이 형성된다. 상기 드레인 영역들 상에 드레인 플러그가 형성된다. 상기 소스 영역들 상에 소스 플러그가 형성된다. 상기 드레인 플러그 및 상기 소스 플러그 사이의 상기 게이트 전극 상에 게이트 플러그가 형성된다. 상기 게이트 플러그는 상기 다수의 활성 영역들의 중심에 인접하게 정렬된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 활성 영역을 포함한다. 상기 활성 영역 내에 드레인 영역이 형성된다. 상기 활성 영역 내에 상기 드레인 영역과 떨어진 소스 영역이 형성된다. 상기 드레인 영역 및 상기 소스 영역 사이에 상기 활성 영역을 가로지르는 게이트 전극이 형성된다. 상기 드레인 영역 상에 드레인 플러그가 형성된다. 상기 소스 영역 상에 소스 플러그가 형성된다. 상기 게이트 전극 상에 게이트 플러그가 형성된다. 상기 드레인 플러그의 측면 상에 드레인 콘택 스페이서가 형성된다. 상기 소스 플러그의 측면 상에 소스 콘택 스페이서가 형성된다. 상기 게이트 플러그의 측면 상에 게이트 콘택 스페이서가 형성된다. 상기 게이트 플러그는 상기 다수의 활성 영역들 상에 정렬된다. 상기 게이트 콘택 스페이서는 상기 드레인 콘택 스페이서 및 상기 소스 콘택 스페이서와 직접적으로 접촉된다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 기판 상에 서로 떨어진 다수의 활성 영역들을 형성하는 것을 포함한다. 상기 다수의 활성 영역들 내에 드레인 영역들을 형성한다. 상기 다수의 활성 영역들 내에 상기 드레인 영역들과 떨어진 소스 영역들을 형성한다. 상기 드레인 영역들 및 상기 소스 영역들 사이에 상기 다수의 활성 영역들을 가로지르는 게이트 전극을 형성한다. 상기 드레인 영역들 상에 드레인 플러그를 형성한다. 상기 소스 영역들 상에 소스 플러그를 형성한다. 상기 게이트 전극 상에 자기-정렬된(self-aligned) 게이트 플러그를 형성한다. 상기 게이트 플러그는 상기 드레인 플러그 및 상기 소스 플러그 사이에 형성된다.
본 개시의 실시예들에 따르면, 드레인 콘택 플러그 및 소스 콘택 플러그 사이에 게이트 콘택 플러그가 제공된다. 상기 게이트 콘택 플러그는 게이트 전극 상에 자기-정렬(self-align)되고 활성 영역의 중심에 인접하게 정렬될 수 있다. 고집적화에 유리하고 높은 양산 효율을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 2는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 3 내지 도 13은 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 부분도들이다.
도 14는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 1의 일부분을 보여주는 부분 레이아웃이다.
도 15는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃이다.
도 16은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 15의 절단선 B-B', C-C', 및 D-D'에 따라 취해진 단면도이다.
도 17 및 도 18은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 19 내지 도 28은 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 29 내지 도 33은 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위한 부분도들이다.
도 34 및 도 35는 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 1은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 반도체 소자는 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 다수의 게이트 전극들(41, 42, 43), 다수의 게이트 콘택 플러그들(58), 다수의 소스/드레인 콘택 플러그들(75, 76), 다수의 상부 소스/드레인 콘택 플러그들(95, 96), 및 다수의 상부 게이트 콘택 플러그들(97)을 포함할 수 있다.
상기 다수의 활성 영역들(25, 26, 27)은 제1 활성 영역(25), 제2 활성 영역(26), 및 제3 활성 영역(27)을 포함할 수 있다. 상기 제1 활성 영역(25), 상기 제2 활성 영역(26), 및 상기 제3 활성 영역(27)은 서로 평행할 수 있다. 상기 제2 활성 영역(26)은 상기 제1 활성 영역(25) 및 상기 제3 활성 영역(27) 사이에 형성될 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 바이어스의 인가에 따라 드레인 영역 또는 소스 영역으로 전환될 수 있다. 이하에서는 간략한 설명을 위하여 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)이 제1 드레인 영역(31), 제1 소스 영역(32), 제2 드레인 영역(33), 제2 소스 영역(34), 제3 드레인 영역(35), 및 제3 소스 영역(36)인 경우를 상정하여 설명하기로 한다.
상기 다수의 게이트 전극들(41, 42, 43)은 제1 게이트 전극(41), 제2 게이트 전극(42), 및 제3 게이트 전극(43)을 포함할 수 있다. 상기 제1 게이트 전극(41)은 상기 제2 게이트 전극(42) 및 상기 제3 게이트 전극(43) 사이에 형성될 수 있다. 상기 다수의 게이트 콘택 플러그들(58)은 상기 다수의 게이트 전극들(41, 42, 43) 상에 형성될 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76)은 드레인 콘택 플러그(75) 및 소스 콘택 플러그(76)를 포함할 수 있다. 상기 다수의 게이트 콘택 플러그들(58) 중 선택된 하나는 상기 드레인 콘택 플러그(75) 및 상기 소스 콘택 플러그(76) 사이에 형성될 수 있다. 상기 다수의 게이트 콘택 플러그들(58)의 각각은 게이트 플러그로 지칭될 수 있으며, 상기 드레인 콘택 플러그(75)는 드레인 플러그로 지칭될 수 있고, 상기 소스 콘택 플러그(76)는 소스 플러그로 지칭될 수 있다.
상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96)의 각각은 소스/드레인 비아 플러그에 해당될 수 있다. 상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96)은 상부 드레인 콘택 플러그(95) 및 상부 소스 콘택 플러그(96)를 포함할 수 있다. 상기 다수의 상부 게이트 콘택 플러그들(97)은 게이트 비아 플러그에 해당될 수 있다. 상기 다수의 상부 게이트 콘택 플러그들(97)은 상기 다수의 게이트 콘택 플러그들(58) 상에 형성될 수 있다. 상기 다수의 상부 게이트 콘택 플러그들(97)의 각각은 상부 게이트 플러그로 지칭될 수 있으며, 상기 상부 드레인 콘택 플러그(95)는 상부 드레인 플러그로 지칭될 수 있고, 상기 상부 소스 콘택 플러그(96)는 상부 소스 플러그로 지칭될 수 있다.
상기 상부 드레인 콘택 플러그(95)는 상기 제1 활성 영역(25)에 가깝게 형성될 수 있으며, 상기 상부 소스 콘택 플러그(96)는 상기 제3 활성 영역(27)에 가깝게 형성될 수 있다. 상기 상부 드레인 콘택 플러그(95)는 상기 제1 드레인 영역(31)에 가깝게 형성될 수 있으며, 상기 상부 소스 콘택 플러그(96)는 상기 제3 소스 영역(36)에 가깝게 형성될 수 있다. 일 실시예에서, 상기 상부 드레인 콘택 플러그(95)의 중심 및 상기 상부 소스 콘택 플러그(96)의 중심을 지나는 직선은 상기 다수의 상부 게이트 콘택 플러그들(97) 중 선택된 하나와 중첩될 수 있다. 상기 상부 드레인 콘택 플러그(95)의 중심 및 상기 상부 소스 콘택 플러그(96)의 중심을 지나는 직선은 상기 다수의 상부 게이트 콘택 플러그들(97) 중 선택된 하나의 중심을 지날 수 있다. 상기 상부 드레인 콘택 플러그(95)의 중심 및 상기 상부 소스 콘택 플러그(96)의 중심을 지나는 직선은 상기 제1 게이트 전극(41)의 장축 방향에 대하여 사선 정렬될 수 있다.
도 2는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 기판(21) 상에 소자분리층(23), 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 층간 절연층(39), 다수의 게이트 전극들(41, 42, 43), 게이트 유전층(46), 다수의 게이트 스페이서들(47, 48), 게이트 캐핑층(49), 게이트 콘택 스페이서(54), 다수의 게이트 콘택 플러그들(58), 드레인 콘택 스페이서(65D), 소스 콘택 스페이서(65S), 금속 실리사이드 층들(67, 68), 다수의 소스/드레인 콘택 플러그들(75, 76), 식각 정지 층(83), 상부 절연층(85), 다수의 상부 소스/드레인 콘택 플러그들(95, 96), 및 다수의 상부 게이트 콘택 플러그들(97)이 형성될 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)의 각각은 제1 도전층(41A) 및 제2 도전층(41B)을 포함할 수 있다. 상기 다수의 게이트 스페이서들(47, 48)은 제1 게이트 스페이서(47) 및 제2 게이트 스페이서(48)를 포함할 수 있다. 상기 게이트 콘택 플러그들(58)의 각각은 제1 배리어 층(56) 및 게이트 콘택 도전층(57)을 포함할 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76)의 각각은 제2 배리어 층(71) 및 소스/드레인 콘택 도전층(72)을 포함할 수 있다. 상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96) 및 상기 다수의 상부 게이트 콘택 플러그들(97)의 각각은 제3 배리어 층(91) 및 상부 콘택 도전층(92)을 포함할 수 있다.
상기 다수의 활성 영역들(25, 26, 27)의 상단들은 상기 소자분리층(23)보다 높은 레벨에 돌출될 수 있다. 상기 다수의 활성 영역들(25, 26, 27)의 각각은 핀(Fin) 모양을 보일 수 있다. 상기 다수의 활성 영역들(25, 26, 27)의 각각은 핀(Fin) 활성 영역으로 지칭될 수 있다. 상기 다수의 활성 영역들(25, 26, 27)은 서로 평행하게 형성될 수 있다.
상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 상기 다수의 활성 영역들(25, 26, 27) 내에 형성될 수 있다. 제1 드레인 영역(31), 제2 드레인 영역(33), 및 제3 드레인 영역(35)은 제1 소스 영역(32), 제2 소스 영역(34), 및 제3 소스 영역(36)과 떨어질 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)의 상단들은 상기 다수의 활성 영역들(25, 26, 27)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)의 수평 폭은 상기 다수의 활성 영역들(25, 26, 27)보다 클 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 각각의 수평 폭은 상기 다수의 활성 영역들(25, 26, 27) 각각의 수평 폭보다 클 수 있다. 상기 제1 드레인 영역(31), 상기 제2 드레인 영역(33), 및 상기 제3 드레인 영역(35)의 측면들은 서로 접촉될 수 있다. 상기 제1 소스 영역(32), 상기 제2 소스 영역(34), 및 상기 제3 소스 영역(36)의 측면들은 서로 접촉될 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)의 각각은 단면도 상에서 보여질 때 U-모양을 보일 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)은 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 사이의 상기 다수의 활성 영역들(25, 26, 27)을 가로지를 수 있다. 상기 게이트 유전층(46)은 상기 다수의 활성 영역들(25, 26, 27) 및 상기 다수의 게이트 전극들(41, 42, 43) 사이에 형성될 수 있다. 상기 게이트 유전층(46)은 상기 다수의 게이트 전극들(41, 42, 43) 각각의 측면 및 바닥을 감쌀 수 있다. 일 실시예에서, 제1 게이트 전극(41)은 상기 제1 드레인 영역(31) 및 상기 제1 소스 영역(32) 사이의 상기 제1 활성 영역(25)을 가로지르고, 상기 제2 드레인 영역(33) 및 상기 제2 소스 영역(34) 사이의 상기 제2 활성 영역(26)을 가로지르고, 상기 제3 드레인 영역(35) 및 상기 제3 소스 영역(36) 사이의 상기 제3 활성 영역(27)을 가로지를 수 있다. 상기 다수의 게이트 전극들(41, 42, 43) 의 하단들은 상기 다수의 활성 영역들(25, 26, 27)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 게이트 전극들(41, 42, 43)은 상기 다수의 활성 영역들(25, 26, 27) 각각의 상면 및 측면들을 덮을 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)의 측면들 상에 상기 다수의 게이트 스페이서들(47, 48)이 형성될 수 있다. 상기 제1 게이트 스페이서(47)는 상기 제2 게이트 스페이서(48) 및 상기 다수의 게이트 전극들(41, 42, 43) 사이에 형성될 수 있다. 상기 게이트 유전층(46)은 상기 제1 게이트 스페이서(47) 및 상기 다수의 게이트 전극들(41, 42, 43) 사이에 보존될 수 있다. 일 실시예에서, 상기 제1 게이트 스페이서(47)는 내측 스페이서에 해당될 수 있으며, 상기 제2 게이트 스페이서(48)는 외측 스페이서에 해당될 수 있다.
상기 게이트 캐핑층(49)은 상기 다수의 게이트 전극들(41, 42, 43) 상을 덮을 수 있다. 상기 게이트 콘택 플러그들(58)의 각각은 상기 게이트 캐핑층(49)을 관통하고 상기 다수의 게이트 전극들(41, 42, 43) 상에 정렬될 수 있다. 상기 게이트 콘택 플러그들(58)의 각각은 상기 다수의 활성 영역들(25, 26, 27)의 중심에 인접하게 정렬될 수 있다. 상기 게이트 콘택 플러그들(58) 중 선택된 하나의 중심을 지나고 상기 기판의 표면에 수직한 제1 직선(L1)은 상기 다수의 활성 영역들(25, 26, 27) 중 선택된 하나에 중첩될 수 있다. 일 실시예에서, 상기 게이트 콘택 플러그들(58) 중 선택된 하나는 상기 제2 활성 영역(26) 상에 정렬될 수 있다. 상기 게이트 콘택 플러그들(58) 중 선택된 하나의 중심을 지나고 상기 기판(21)의 표면에 수직한 상기 제1 직선(L1)은 상기 제2 활성 영역(26)에 중첩될 수 있다. 상기 게이트 콘택 스페이서(54)는 상기 게이트 콘택 플러그들(58) 각각의 측면을 감싸도록 형성될 수 있다.
상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 상에 상기 금속 실리사이드 층들(67, 68)이 형성될 수 있다. 상기 층간 절연층(39)을 관통하여 상기 금속 실리사이드 층들(67, 68)에 접속된 상기 다수의 소스/드레인 콘택 플러그들(75, 76)이 형성될 수 있다. 상기 드레인 콘택 스페이서(65D)는 상기 드레인 콘택 플러그(75)의 측면을 감싸도록 형성될 수 있다. 상기 소스 콘택 스페이서(65S)는 상기 소스 콘택 플러그(76)의 측면을 감싸도록 형성될 수 있다. 일 실시예에서, 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)의 각각은 상기 게이트 콘택 스페이서(54) 및 상기 제2 게이트 스페이서(48)에 접촉될 수 있다. 상기 층간 절연층(39), 상기 게이트 캐핑층(49), 상기 게이트 콘택 스페이서(54), 상기 게이트 콘택 플러그들(58), 상기 드레인 콘택 스페이서(65D), 상기 소스 콘택 스페이서(65S), 및 상기 다수의 소스/드레인 콘택 플러그들(75, 76)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 다수의 상부 게이트 콘택 플러그들(97)은 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 게이트 콘택 플러그들(58)에 접촉될 수 있다. 상기 상부 드레인 콘택 플러그(95)는 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 드레인 콘택 플러그(75)에 접촉될 수 있으며, 상부 소스 콘택 플러그(96)는 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 소스 콘택 플러그(76)에 접촉될 수 있다. 상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96) 및 상기 다수의 상부 게이트 콘택 플러그들(97)의 상단들은 서로 다른 레벨에 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 3 내지 도 13은 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 부분도들이다.
도 3을 참조하면, 제2 게이트 스페이서(48)는 드레인 콘택 스페이서(65D) 및 게이트 콘택 스페이서(54)의 사이와 소스 콘택 스페이서(65S) 및 상기 게이트 콘택 스페이서(54)의 사이에 연장될 수 있다. 제1 게이트 스페이서(47)의 상단은 상기 제2 게이트 스페이서(48)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제2 게이트 스페이서(48), 상기 게이트 콘택 스페이서(54), 게이트 콘택 플러그(58), 상기 드레인 콘택 스페이서(65D), 및 상기 소스 콘택 스페이서(65S)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 4를 참조하면, 제1 게이트 스페이서(47)의 하부 영역은 제1 게이트 전극(41) 및 제2 게이트 스페이서(48) 사이에 형성될 수 있으며, 상기 제1 게이트 스페이서(47)의 상부 영역은 상기 제2 게이트 스페이서(48) 및 게이트 콘택 스페이서(54)의 사이에 연장될 수 있다. 상기 제1 게이트 스페이서(47)의 상기 상부 영역은 상기 하부 영역에 비하여 상대적으로 얇은 두께를 보일 수 있다. 게이트 유전층(46)의 상단은 상기 제1 게이트 스페이서(47)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 게이트 스페이서(47), 상기 제2 게이트 스페이서(48), 상기 게이트 콘택 스페이서(54), 게이트 콘택 플러그(58), 드레인 콘택 스페이서(65D), 및 소스 콘택 스페이서(65S)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 5를 참조하면, 제1 게이트 스페이서(47)는 제2 게이트 스페이서(48) 및 게이트 콘택 스페이서(54)의 사이에 연장될 수 있다. 상기 제1 게이트 스페이서(47), 상기 제2 게이트 스페이서(48), 상기 게이트 콘택 스페이서(54), 게이트 콘택 플러그(58), 드레인 콘택 스페이서(65D), 및 소스 콘택 스페이서(65S)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 6을 참조하면, 게이트 유전층(46)은 제1 게이트 스페이서(47) 및 게이트 콘택 스페이서(54)의 사이에 연장될 수 있다. 상기 제1 게이트 스페이서(47), 제2 게이트 스페이서(48), 상기 게이트 콘택 스페이서(54), 게이트 콘택 플러그(58), 드레인 콘택 스페이서(65D), 및 소스 콘택 스페이서(65S)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 7을 참조하면, 게이트 콘택 스페이서(54)는 제1 게이트 콘택 스페이서(54A) 및 제2 게이트 콘택 스페이서(54B)를 포함할 수 있다. 상기 제2 게이트 콘택 스페이서(54B)는 게이트 콘택 플러그(58) 및 상기 제1 게이트 콘택 스페이서(54A) 사이에 형성될 수 있다. 상기 제1 게이트 콘택 스페이서(54A)의 하부 영역은 상부 영역에 비하여 큰 수평 폭을 가질 수 있다. 상기 제1 게이트 콘택 스페이서(54A)는 L-모양을 보일 수 있다. 상기 제1 게이트 콘택 스페이서(54A)는 상기 제2 게이트 콘택 스페이서(54B)의 측면 및 바닥에 접촉될 수 있다.
도 8을 참조하면, 제1 게이트 콘택 스페이서(54A)의 하부 영역은 게이트 콘택 플러그(58)의 중심을 향하여 수평 돌출될 수 있다. 상기 제1 게이트 콘택 스페이서(54A)의 하부 영역은 제2 게이트 콘택 스페이서(54B)의 측면과 어긋날 수 있다. 상기 제1 게이트 콘택 스페이서(54A)의 하부 영역과 상기 제2 게이트 콘택 스페이서(54B)의 측면은 계단 모양을 이룰 수 있다.
도 9를 참조하면, 제2 게이트 콘택 스페이서(54B)의 아래에 언더컷(undercut) 영역이 형성될 수 있다. 게이트 콘택 플러그(58)는 상기 제2 게이트 콘택 스페이서(54B)의 아래에 연장될 수 있다. 상기 게이트 콘택 플러그(58)는 상기 제2 게이트 콘택 스페이서(54B)의 측면 및 하부 표면에 직접적으로 접촉되고 제1 게이트 콘택 스페이서(54A)의 하부 영역에 직접적으로 접촉될 수 있다.
도 10을 참조하면, 식각 정지 층(83)은 상부 소스/드레인 콘택 플러그들(95, 96) 및 상부 게이트 콘택 플러그(97)의 중심을 향하여 수평 돌출될 수 있다. 상기 식각 정지 층(83)의 측면은 상부 절연층(85)의 측면과 어긋날 수 있다. 상기 상부 소스/드레인 콘택 플러그들(95, 96) 및 상기 상부 게이트 콘택 플러그(97)는 상기 식각 정지 층(83)의 측면 및 상부 표면에 직접적으로 접촉될 수 있다.
도 11을 참조하면, 상부 절연층(85)의 아래에 언더컷 영역이 형성될 수 있다. 상부 소스/드레인 콘택 플러그들(95, 96) 및 상부 게이트 콘택 플러그(97)는 상기 상부 절연층(85)의 아래에 연장될 수 있다. 상기 상부 소스/드레인 콘택 플러그들(95, 96) 및 상기 상부 게이트 콘택 플러그(97)는 상기 상부 절연층(85)의 하부 표면과 식각 정지 층(83)의 측면에 직접적으로 접촉될 수 있다.
도 12를 참조하면, 상부 드레인 콘택 플러그(95)는 제1 활성 영역(25)에 인접하게 정렬될 수 있다. 상기 상부 드레인 콘택 플러그(95)의 중심을 지나고 기판(21)의 표면에 수직한 직선은 다수의 활성 영역들(25, 26, 27)의 외측에 정렬될 수 있다. 상기 상부 드레인 콘택 플러그(95)의 중심을 지나고 상기 기판(21)의 표면에 수직한 직선은 상기 제1 활성 영역(25)의 외측에 정렬될 수 있다.
도 13을 참조하면, 상부 드레인 콘택 플러그(95)의 중심을 지나고 기판(21)의 표면에 수직한 직선은 다수의 활성 영역들(25, 26, 27)의 내부에 정렬될 수 있다. 상기 상부 드레인 콘택 플러그(95)의 중심을 지나고 상기 기판(21)의 표면에 수직한 직선은 제1 활성 영역(25)의 내부에 정렬될 수 있다.
도 14는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 1의 일부분을 보여주는 부분 레이아웃이다.
도 14를 참조하면, 드레인 콘택 플러그(75)의 중심과 소스 콘택 플러그(76)의 중심을 지나는 제2 직선(L2)은 게이트 콘택 플러그(58)와 중첩되거나 교차할 수 있다. 상기 게이트 콘택 플러그(58)의 중심은 제2 활성 영역(26) 상에 중첩될 수 있다.
도 15는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃이다.
도 15를 참조하면, 본 개시의 실시예들에 따른 반도체 소자는 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 게이트 전극(41), 게이트 콘택 플러그(58), 드레인 콘택 플러그(75), 및 소스 콘택 플러그(76)를 포함할 수 있다. 상기 다수의 활성 영역들(25, 26, 27)은 제1 활성 영역(25), 제2 활성 영역(26), 및 제3 활성 영역(27)을 포함할 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 제1 드레인 영역(31), 제1 소스 영역(32), 제2 드레인 영역(33), 제2 소스 영역(34), 제3 드레인 영역(35), 및 제3 소스 영역(36)을 포함할 수 있다. 상기 게이트 전극(41)은 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 사이의 상기 다수의 활성 영역들(25, 26, 27)을 가로지를 수 있다. 상기 게이트 콘택 플러그(58)는 상기 게이트 전극(41) 상에 형성될 수 있다. 상기 게이트 콘택 플러그(58)는 상기 드레인 콘택 플러그(75) 및 상기 소스 콘택 플러그(76) 사이에 형성될 수 있다.
도 16은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 15의 절단선 B-B', C-C', 및 D-D'에 따라 취해진 단면도이다.
도 15 및 도 16을 참조하면, 기판(21) 상에 소자분리층(23), 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 층간 절연층(39), 게이트 전극(41), 게이트 유전층(46), 다수의 게이트 스페이서들(47, 48), 게이트 캐핑층(49), 게이트 콘택 스페이서(54), 게이트 콘택 플러그(58), 드레인 콘택 스페이서(65D), 소스 콘택 스페이서(65S), 금속 실리사이드 층들(67, 68), 드레인 콘택 플러그(75), 및 소스 콘택 플러그(76)가 형성될 수 있다. 상기 층간 절연층(39), 상기 게이트 캐핑층(49), 상기 게이트 콘택 스페이서(54), 상기 게이트 콘택 플러그(58), 상기 드레인 콘택 스페이서(65D), 상기 소스 콘택 스페이서(65S), 및 상기 드레인 콘택 플러그(75), 및 상기 소스 콘택 플러그(76)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 17 및 도 18은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 17을 참조하면, 제1 드레인 영역(31), 제2 드레인 영역(33), 및 제3 드레인 영역(35)은 서로 떨어질 수 있다. 드레인 콘택 플러그(75)는 상기 제1 드레인 영역(31), 상기 제2 드레인 영역(33), 및 상기 제3 드레인 영역(35) 상에 형성될 수 있다. 상기 드레인 콘택 플러그(75)는 상기 제1 드레인 영역(31), 상기 제2 드레인 영역(33), 및 상기 제3 드레인 영역(35)에 전기적으로 접속될 수 있다. 제1 소스 영역(32), 제2 소스 영역(34), 및 제3 소스 영역(36)은 서로 떨어질 수 있다. 소스 콘택 플러그(76)는 상기 제1 소스 영역(32), 상기 제2 소스 영역(34), 및 상기 제3 소스 영역(36) 상에 형성될 수 있다. 상기 소스 콘택 플러그(76)는 상기 제1 소스 영역(32), 상기 제2 소스 영역(34), 및 상기 제3 소스 영역(36)에 전기적으로 접속될 수 있다.
도 18을 참조하면, 제1 활성 영역(25)은 기판(21)에 연속된 제1 하부 활성 영역(25A), 상기 제1 하부 활성 영역(25A) 상에 형성된 제1 중간 활성 영역(25B), 및 상기 제1 중간 활성 영역(25B) 상에 형성된 제1 상부 활성 영역(25C)을 포함할 수 있다. 제2 활성 영역(26)은 상기 기판(21)에 연속된 제2 하부 활성 영역(26A), 상기 제2 하부 활성 영역(26A) 상에 형성된 제2 중간 활성 영역(26B), 및 상기 제2 중간 활성 영역(26B) 상에 형성된 제2 상부 활성 영역(26C)을 포함할 수 있다. 제3 활성 영역(27)은 상기 기판(21)에 연속된 제3 하부 활성 영역(27A), 상기 제3 하부 활성 영역(27A) 상에 형성된 제3 중간 활성 영역(27B), 및 상기 제3 중간 활성 영역(27B) 상에 형성된 제3 상부 활성 영역(27C)을 포함할 수 있다. 상기 제1 중간 활성 영역(25B), 상기 제1 상부 활성 영역(25C), 상기 제2 중간 활성 영역(26B), 상기 제2 상부 활성 영역(26C), 상기 제3 중간 활성 영역(27B), 및 상기 제3 상부 활성 영역(27C)의 각각은 나노와이어(nanowire), 사다리꼴, 사각형, 타원형, 또는 이들의 조합과 같은 다양한 모양을 보일 수 있다.
게이트 전극(41)은 상기 제1 하부 활성 영역(25A), 상기 제1 중간 활성 영역(25B), 상기 제1 상부 활성 영역(25C), 상기 제2 하부 활성 영역(26A), 상기 제2 중간 활성 영역(26B), 상기 제2 상부 활성 영역(26C), 상기 제3 하부 활성 영역(27A), 상기 제3 중간 활성 영역(27B), 및 상기 제3 상부 활성 영역(27C)의 사이에 연장될 수 있다. 상기 게이트 전극(41)과 상기 제1 하부 활성 영역(25A), 상기 제1 중간 활성 영역(25B), 상기 제1 상부 활성 영역(25C), 상기 제2 하부 활성 영역(26A), 상기 제2 중간 활성 영역(26B), 상기 제2 상부 활성 영역(26C), 상기 제3 하부 활성 영역(27A), 상기 제3 중간 활성 영역(27B), 및 상기 제3 상부 활성 영역(27C)의 사이에 게이트 유전층(46)이 형성될 수 있다.
상기 제1 하부 활성 영역(25A), 상기 제1 중간 활성 영역(25B), 상기 제1 상부 활성 영역(25C), 상기 제2 하부 활성 영역(26A), 상기 제2 중간 활성 영역(26B), 상기 제2 상부 활성 영역(26C), 상기 제3 하부 활성 영역(27A), 상기 제3 중간 활성 영역(27B), 및 상기 제3 상부 활성 영역(27C)의 각각은 제1 드레인 영역(31), 제2 드레인 영역(33), 및 제3 드레인 영역(35) 중 선택된 하나와 접촉되고, 제1 소스 영역(32), 제2 소스 영역(34), 및 제3 소스 영역(36) 중 선택된 하나와 접촉될 수 있다. 예를 들면, 상기 제2 하부 활성 영역(26A), 상기 제2 중간 활성 영역(26B), 및 상기 제2 상부 활성 영역(26C)의 각각은 상기 제2 드레인 영역(33) 및 상기 제2 소스 영역(34)에 직접적으로 접촉될 수 있다.
다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 및 상기 게이트 전극(41) 사이에 절연 플러그들(99)이 형성될 수 있다. 상기 절연 플러그들(99)은 상기 제1 하부 활성 영역(25A), 상기 제1 중간 활성 영역(25B), 상기 제1 상부 활성 영역(25C), 상기 제2 하부 활성 영역(26A), 상기 제2 중간 활성 영역(26B), 상기 제2 상부 활성 영역(26C), 상기 제3 하부 활성 영역(27A), 상기 제3 중간 활성 영역(27B), 및 상기 제3 상부 활성 영역(27C)의 사이에서 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)에 접촉될 수 있다. 예를들면, 상기 제2 하부 활성 영역(26A) 및 상기 제2 중간 활성 영역(26B) 사이와 상기 제2 중간 활성 영역(26B) 및 상기 제2 상부 활성 영역(26C) 사이에 상기 제2 드레인 영역(33) 및 상기 제2 소스 영역(34)과 접촉된 상기 절연 플러그들(99)이 형성될 수 있다. 상기 절연 플러그들(99) 및 상기 게이트 전극(41) 사이에 상기 게이트 유전층(46)이 개재될 수 있다.
도 19 내지 도 28은 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 1 및 도 19를 참조하면, 기판(21) 상에 소자분리층(23), 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 층간 절연층(39), 다수의 게이트 전극들(41, 42, 43), 게이트 유전층(46), 다수의 게이트 스페이서들(47, 48), 및 게이트 캐핑층(49)을 포함할 수 있다.
상기 기판(21)은 단결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 기판(21) 내에는 N-웰 또는 P-웰이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 소자분리층(23)은 상기 기판(21) 내에 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 소자분리층(23)에 의하여 상기 다수의 활성 영역들(25, 26, 27)이 한정될 수 있다. 상기 다수의 활성 영역들(25, 26, 27)의 상단들은 상기 소자분리층(23)보다 높은 레벨에 돌출될 수 있다. 상기 다수의 활성 영역들(25, 26, 27)은 제1 활성 영역(25), 제2 활성 영역(26), 및 제3 활성 영역(27)을 포함할 수 있다.
상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 제1 드레인 영역(31), 제1 소스 영역(32), 제2 드레인 영역(33), 제2 소스 영역(34), 제3 드레인 영역(35), 및 제3 소스 영역(36)을 포함할 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)을 형성하는 공정은, 상기 다수의 활성 영역들(25, 26, 27)을 부분적으로 제거하여 트렌치들을 형성하고, 상기 트렌치들 내에 에스이지(selective epitaxial growth; SEG) 층을 형성하는 것을 포함할 수 있다. 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)의 수평 폭은 상기 다수의 활성 영역들(25, 26, 27)보다 클 수 있다.
일 실시예에서, 상기 다수의 활성 영역들(25, 26, 27)은 N형 불순물들을 함유하는 단결정 실리콘 층을 포함할 수 있으며, 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 P형 불순물들을 함유하는 SiGe 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 활성 영역들(25, 26, 27)은 P형 불순물들을 함유하는 단결정 실리콘 층을 포함할 수 있으며, 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)은 N형 불순물들을 함유하는 SiC 층 또는 N형 불순물들을 함유하는 Si 층을 포함할 수 있다.
상기 층간 절연층(39)은 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 및 상기 소자분리층(23) 상을 덮을 수 있다. 상기 층간 절연층(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(Low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)은 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 사이의 상기 다수의 활성 영역들(25, 26, 27)을 가로지를 수 있다. 상기 게이트 유전층(46)은 상기 다수의 활성 영역들(25, 26, 27) 및 상기 다수의 게이트 전극들(41, 42, 43) 사이에 형성될 수 있다. 상기 게이트 유전층(46)은 고-유전물(High-K dielectrics), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 게이트 유전층(46)은 HfO 와 같은 금속 산화물을 포함할 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)은 제1 게이트 전극(41), 제2 게이트 전극(42), 및 제3 게이트 전극(43)을 포함할 수 있다. 상기 다수의 게이트 전극들(41, 42, 43)의 각각은 제1 도전층(41A) 및 제2 도전층(41B)을 포함할 수 있다. 상기 제2 도전층(41B)은 상기 제1 도전층(41A) 상에 형성될 수 있다. 상기 제1 도전층(41A)은 상기 제2 도전층(41B)의 측면 및 바닥을 둘러쌀 수 있다. 상기 제1 도전층(41A)은 워크 펑션 도전층(work function conductive layer)을 포함할 수 있다. 예를들면, 상기 제1 도전층(41A)은 TiN, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전층(41A)은 단일 층 또는 다중 층일 수 있다. 상기 제2 도전층(41B)은 금속, 금속실리사이드, 금속질화물, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 도전층(41B)은 W, WN, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 게이트 전극들(41, 42, 43)은 교체 게이트 전극(replacement gate electrode)에 해당될 수 있다.
상기 다수의 게이트 전극들(41, 42, 43)의 측면들 상에 상기 다수의 게이트 스페이서들(47, 48)이 형성될 수 있다. 상기 다수의 게이트 스페이서들(47, 48)은 고-유전물(High-K dielectrics), 저-유전물(Low-K dielectrics), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 스페이서들(47, 48)은 제1 게이트 스페이서(47) 및 제2 게이트 스페이서(48)를 포함할 수 있다. 상기 제1 게이트 스페이서(47)는 상기 제2 게이트 스페이서(48)와 다른 물질을 포함할 수 있다. 상기 제1 게이트 스페이서(47)는 저-유전물(Low-K dielectrics)을 포함할 수 있다. 일 실시예에서, 상기 제1 게이트 스페이서(47)는 SiOCN 을 포함할 수 있으며, 상기 제2 게이트 스페이서(48)는 530℃ 내지 570℃의 공정 온도에서 형성된 실리콘 질화물을 포함할 수 있다. 상기 제2 게이트 스페이서(48)는 상기 층간 절연층(39)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다.
상기 게이트 캐핑층(49)은 상기 다수의 게이트 전극들(41, 42, 43) 상을 덮을 수 있다. 상기 게이트 캐핑층(49)은 상기 다수의 게이트 전극들(41, 42, 43) 상에 자기-정렬될(self-aligned) 수 있다. 상기 게이트 캐핑층(49)은 상기 층간 절연층(39)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 게이트 캐핑층(49)은 430℃ 내지 470℃의 공정 온도에서 형성된 실리콘 질화물을 포함할 수 있다. 상기 제2 게이트 스페이서(48)는 상기 게이트 캐핑층(49) 및 상기 층간 절연층(39) 사이에 보존될 수 있다. 상기 게이트 캐핑층(49), 상기 층간 절연층(39), 및 상기 제2 게이트 스페이서(48)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 게이트 캐핑층(49)의 하부 표면은 상기 다수의 게이트 전극들(41, 42, 43), 상기 제1 게이트 스페이서(47), 및 상기 게이트 유전층(46)의 상부 표면들에 직접적으로 접촉될 수 있다.
도 1 및 도 20을 참조하면, 제1 마스크 패턴(52)을 사용하여 상기 게이트 캐핑층(49)을 관통하고 상기 다수의 게이트 전극들(41, 42, 43)을 노출하는 게이트 콘택홀들(49H)이 형성될 수 있다.
상기 제1 마스크 패턴(52)은 상기 층간 절연층(39) 및 상기 게이트 캐핑층(49) 상을 부분적으로 덮을 수 있다. 상기 제1 마스크 패턴(52)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성된 하드 마스크 패턴에 해당될 수 있다. 상기 게이트 콘택홀들(49H)을 형성하는 것은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 콘택홀들(49H)을 형성하는 것은, 상기 층간 절연층(39)에 대하여 낮은 식각 속도를 보이고, 상기 게이트 캐핑층(49) 및 상기 다수의 게이트 스페이서들(47, 48)에 대하여 높은 식각 속도를 갖는 식각공정이 적용될 수 있다. 상기 제1 마스크 패턴(52)의 정렬 여유는 현저히 개선될 수 있다. 상기 게이트 콘택홀들(49H)은 상기 다수의 게이트 전극들(41, 42, 43) 상에 자기-정렬될(self-aligned) 수 있다. 일 실시예에서, 상기 게이트 콘택홀들(49H) 중 선택된 하나는 상기 제2 활성 영역(26) 상에 정렬될 수 있다.
상기 게이트 콘택홀들(49H) 내에 상기 다수의 게이트 전극들(41, 42, 43), 상기 게이트 유전층(46), 및 상기 다수의 게이트 스페이서들(47, 48)이 노출될 수 있다. 일 실시예에서, 상기 게이트 콘택홀들(49H)의 측벽들에 상기 층간 절연층(39)이 노출될 수 있다.
도 1 및 도 21을 참조하면, 상기 기판(21)의 표면을 콘포말하게 덮는 게이트 콘택 스페이서 층(54L)이 형성될 수 있다. 상기 게이트 콘택 스페이서 층(54L)은 상기 게이트 콘택홀들(49H)의 측벽들을 덮을 수 있다. 상기 게이트 콘택 스페이서 층(54L)은 원자층증착(atomic layer deposition; ALD) 방법, 화학기상증착(chemical vapor deposition; CVD) 방법, 싸이클릭 증착(cyclic deposition) 방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 일 실시예에서, 상기 게이트 콘택 스페이서 층(54L)은 상기 층간 절연층(39)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 게이트 콘택 스페이서 층(54L)은 430℃ 내지 470℃의 공정 온도에서 형성된 실리콘 질화물을 포함할 수 있다.
도 1 및 도 22를 참조하면, 게이트 콘택 스페이서(54)가 형성될 수 있다. 상기 게이트 콘택 스페이서(54)를 형성하는 것은 상기 게이트 콘택홀들(49H) 내에 상기 다수의 게이트 전극들(41, 42, 43)이 노출될 때까지 상기 게이트 콘택 스페이서 층(54L)을 이방성 식각하는 공정을 포함할 수 있다. 상기 게이트 콘택 스페이서(54)는 상기 게이트 콘택홀들(49H)의 측벽들을 덮을 수 있다. 상기 게이트 콘택 스페이서(54)는 상기 게이트 유전층(46) 및 상기 다수의 게이트 스페이서들(47, 48)에 접촉될 수 있다.
도 1 및 도 23을 참조하면, 상기 게이트 콘택홀들(49H)을 채우고 상기 기판(21)을 덮는 제1 배리어 층(56) 및 게이트 콘택 도전층(57)이 형성될 수 있다. 상기 제1 배리어 층(56)은 상기 다수의 게이트 전극들(41, 42, 43)에 직접적으로 접촉될 수 있다. 상기 제1 배리어 층(56)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 콘택 도전층(57)은 상기 제1 배리어 층(56) 상에 형성될 수 있다. 상기 게이트 콘택 도전층(57)은 금속, 금속실리사이드, 금속질화물, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 게이트 콘택 도전층(57)은 W, WN, Co, Ru, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 24를 참조하면, 상기 게이트 콘택홀들(49H) 내에 게이트 콘택 플러그들(58)이 형성될 수 있다. 상기 게이트 콘택 플러그들(58)의 각각은 상기 제1 배리어 층(56) 및 상기 게이트 콘택 도전층(57)을 포함할 수 있다. 상기 제1 배리어 층(56)은 상기 게이트 콘택 도전층(57)의 측면 및 바닥을 둘러쌀 수 있다. 상기 게이트 콘택 플러그들(58)을 형성하는 것은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합과 같은 평탄화 공정을 포함할 수 있다. 상기 게이트 콘택 플러그들(58)을 형성하는 동안 상기 제1 마스크 패턴(52)은 모두 제거될 수 있다. 상기 게이트 콘택 플러그들(58), 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 및 상기 층간 절연층(39)의 상부 표면들은 실질적으로 동일 평면에 노출될 수 있다. 상기 게이트 콘택 플러그들(58)의 각각은 상기 다수의 게이트 전극들(41, 42, 43) 상에 자기-정렬될(self-aligned) 수 있다. 일 실시예에서, 상기 게이트 콘택 플러그들(58) 중 선택된 하나는 상기 제2 활성 영역(26) 상에 정렬될 수 있다.
도 1 및 도 25를 참조하면, 제2 마스크 패턴(62)을 식각마스크로 이용하여 상기 층간 절연층(39)을 관통하는 소스/드레인 트렌치들(63T, 64T)이 형성될 수 있다. 간략한 설명을 위하여, 상기 소스/드레인 트렌치들(63T, 64T)은 드레인 트렌치(63T) 및 소스 트렌치(64T)를 포함하는 경우를 상정하여 설명하기로 한다.
상기 제2 마스크 패턴(62)은 상기 게이트 콘택 플러그들(58), 상기 게이트 콘택 스페이서(54), 및 상기 게이트 캐핑층(49)을 덮고, 상기 층간 절연층(39)을 부분적으로 덮을 수 있다. 상기 제2 마스크 패턴(62)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성된 하드 마스크 패턴에 해당될 수 있다. 상기 소스/드레인 트렌치들(63T, 64T)을 형성하는 것은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 소스/드레인 트렌치들(63T, 64T)을 형성하는 것은 상기 층간 절연층(39)에 대하여 높은 식각 속도를 보이고 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 및 상기 다수의 게이트 스페이서들(47, 48)에 대하여 낮은 식각 속도를 갖는 식각공정이 적용될 수 있다. 상기 소스/드레인 트렌치들(63T, 64T)의 바닥에 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36)이 노출될 수 있다. 상기 소스/드레인 트렌치들(63T, 64T)의 측벽들에 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 상기 다수의 게이트 스페이서들(47, 48), 및 상기 층간 절연층(39)이 노출될 수 있다.
도 1 및 도 26을 참조하면, 상기 드레인 트렌치(63T)의 측벽 상에 드레인 콘택 스페이서(65D) 및 상기 소스 트렌치(64T)의 측벽 상에 소스 콘택 스페이서(65S)가 형성될 수 있다. 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)는 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 상기 다수의 게이트 스페이서들(47, 48), 및 상기 층간 절연층(39)에 접촉될 수 있다. 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)는 원자층증착(atomic layer deposition; ALD) 방법, 화학기상증착(chemical vapor deposition; CVD) 방법, 싸이클릭 증착(cyclic deposition) 방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 일 실시예에서, 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)는 430℃ 내지 470℃의 공정 온도에서 형성된 실리콘 질화물을 포함할 수 있다.
도 1 및 도 27을 참조하면, 상기 소스/드레인 트렌치들(63T, 64T)의 바닥에 노출된 상기 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36) 상에 금속 실리사이드 층들(67, 68)이 형성될 수 있다. 상기 소스/드레인 트렌치들(63T, 64T)을 채우고 상기 기판(21)을 덮는 제2 배리어 층(71) 및 소스/드레인 콘택 도전층(72)이 형성될 수 있다. 상기 제2 배리어 층(71)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 소스/드레인 콘택 도전층(72)은 상기 제2 배리어 층(71) 상에 형성될 수 있다. 상기 소스/드레인 콘택 도전층(72)은 금속, 금속실리사이드, 금속질화물, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 소스/드레인 콘택 도전층(72)은 W, WN, Co, Ru, 또는 이들의 조합을 포함할 수 있다.
도 1 및 도 28을 참조하면, 다수의 소스/드레인 콘택 플러그들(75, 76)이 형성될 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76)은 드레인 콘택 플러그(75) 및 소스 콘택 플러그(76)를 포함할 수 있다. 상기 드레인 트렌치(63T) 내에 상기 드레인 콘택 플러그(75)가 형성될 수 있으며, 상기 소스 트렌치(64T) 내에 상기 소스 콘택 플러그(76)가 형성될 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76)의 각각은 상기 소스/드레인 콘택 도전층(72) 및 상기 소스/드레인 콘택 도전층(72)의 측면과 바닥을 감싸는 상기 제2 배리어 층(71)을 포함할 수 있다.
상기 다수의 소스/드레인 콘택 플러그들(75, 76)을 형성하는 것은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back)공정, 또는 이들의 조합과 같은 평탄화 공정을 포함할 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76)을 형성하는 동안 상기 제2 마스크 패턴(62)은 모두 제거될 수 있다. 상기 다수의 소스/드레인 콘택 플러그들(75, 76), 상기 드레인 콘택 스페이서(65D), 상기 소스 콘택 스페이서(65S), 상기 게이트 콘택 플러그들(58), 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 및 상기 층간 절연층(39)의 상부 표면들은 실질적으로 동일 평면에 노출될 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 식각 정지 층(83), 상부 절연층(85), 다수의 상부 소스/드레인 콘택 플러그들(95, 96), 및 다수의 상부 게이트 콘택 플러그들(97)이 형성될 수 있다. 상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96)은 상부 드레인 콘택 플러그(95) 및 상부 소스 콘택 플러그(96)를 포함할 수 있다.
상기 식각 정지 층(83)은 상기 다수의 소스/드레인 콘택 플러그들(75, 76), 상기 드레인 콘택 스페이서(65D), 상기 소스 콘택 스페이서(65S), 상기 게이트 콘택 플러그들(58), 상기 게이트 콘택 스페이서(54), 상기 게이트 캐핑층(49), 및 상기 층간 절연층(39)을 덮을 수 있다. 상기 상부 절연층(85)은 상기 식각 정지 층(83) 상에 형성될 수 있다. 상기 식각 정지 층(83)은 상기 상부 절연층(85)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 상부 절연층(85)은 실리콘 산화물을 포함할 수 있으며, 상기 식각 정지 층(83)은 실리콘 질화물을 포함할 수 있다. 상기 다수의 상부 게이트 콘택 플러그들(97)은 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 게이트 콘택 플러그들(58)에 접촉될 수 있다. 상기 상부 드레인 콘택 플러그(95)는 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 드레인 콘택 플러그(75)에 접촉될 수 있으며, 상부 소스 콘택 플러그(96)는 상기 상부 절연층(85) 및 상기 식각 정지 층(83)을 관통하여 상기 소스 콘택 플러그(76)에 접촉될 수 있다.
상기 다수의 상부 소스/드레인 콘택 플러그들(95, 96) 및 상기 다수의 상부 게이트 콘택 플러그들(97)의 각각은 상부 콘택 도전층(92) 및 상기 상부 콘택 도전층(92)의 측면과 바닥을 감싸는 제3 배리어 층(91)을 포함할 수 있다. 상기 제3 배리어 층(91)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 상부 콘택 도전층(92)은 금속, 금속실리사이드, 금속질화물, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 상부 콘택 도전층(92)은 W, WN, Co, Ru, Cu, 또는 이들의 조합을 포함할 수 있다.
도 29 내지 도 33은 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위한 부분도들이다.
도 29를 참조하면, 제1 마스크 패턴(52)은 패터닝 공정에 기인하는 정렬오차를 포함할 수 있다. 게이트 콘택홀들(49H)을 형성하는 것은, 층간 절연층(39)에 대하여 낮은 식각 속도를 보이고, 게이트 캐핑층(49) 및 다수의 게이트 스페이서들(47, 48)에 대하여 높은 식각 속도를 갖는 식각공정이 적용될 수 있다. 상기 제1 마스크 패턴(52)의 정렬 여유는 현저히 개선될 수 있다.
도 30을 참조하면, 게이트 콘택홀들(49H)의 측벽들에 제2 게이트 스페이서(48)가 노출될 수 있다. 층간 절연층(39) 및 상기 제2 게이트 스페이서(48)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 게이트 스페이서(48)의 상단은 제1 게이트 스페이서(47)의 상단보다 높은 레벨에 형성될 수 있다.
도 31을 참조하면, 게이트 콘택홀들(49H)의 측벽들에 제1 게이트 스페이서(47)가 노출될 수 있다. 상기 제1 게이트 스페이서(47)의 하부 영역은 제1 게이트 전극(41) 및 제2 게이트 스페이서(48) 사이에 형성될 수 있으며, 상기 제1 게이트 스페이서(47)의 상부 영역은 상기 게이트 콘택홀들(49H) 내에 노출될 수 있다. 상기 제1 게이트 스페이서(47)의 상기 상부 영역은 상기 하부 영역에 비하여 상대적으로 얇은 두께를 보일 수 있다. 층간 절연층(39), 상기 제1 게이트 스페이서(47), 및 상기 제2 게이트 스페이서(48)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제1 게이트 스페이서(47)의 상단은 게이트 유전층(46)의 상단 보다 높은 레벨에 형성될 수 있다.
도 32를 참조하면, 게이트 콘택홀들(49H)의 측벽들에 제1 게이트 스페이서(47)가 노출될 수 있다. 상기 제1 게이트 스페이서(47)의 상단은 게이트 유전층(46)의 상단 보다 높은 레벨에 형성될 수 있다.
도 33을 참조하면, 게이트 콘택홀들(49H)의 측벽들에 게이트 유전층(46)이 노출될 수 있다. 층간 절연층(39), 제1 게이트 스페이서(47), 제2 게이트 스페이서(48), 및 상기 게이트 유전층(46)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
도 34 및 도 35는 본 개시에 따른 실시예들로서, 반도체 소자의 형성방법을 설명하기 위하여 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 1 및 도 34를 참조하면, 기판(21) 상에 소자분리층(23), 다수의 활성 영역들(25, 26, 27), 다수의 소스/드레인 영역들(31, 32, 33, 34, 35, 36), 층간 절연층(39), 다수의 게이트 전극들(41, 42, 43), 게이트 유전층(46), 다수의 게이트 스페이서들(47, 48), 게이트 캐핑층(49), 드레인 콘택 스페이서(65D), 소스 콘택 스페이서(65S), 금속 실리사이드 층들(67, 68), 및 다수의 소스/드레인 콘택 플러그들(75, 76)이 형성될 수 있다. 상기 게이트 캐핑층(49), 상기 드레인 콘택 스페이서(65D), 상기 소스 콘택 스페이서(65S), 및 상기 다수의 소스/드레인 콘택 플러그들(75, 76) 상에 제3 마스크 패턴(81)이 형성될 수 있다.
도 1 및 도 35를 참조하면, 상기 제3 마스크 패턴(81)을 식각마스크로 사용하여 상기 게이트 캐핑층(49)을 관통하는 게이트 콘택홀들(49H)이 형성될 수 있다. 일 실시예에서, 상기 게이트 콘택홀들(49H)을 형성하는 동안 상기 다수의 게이트 스페이서들(47, 48)이 부분적으로 제거될 수 있다. 상기 게이트 콘택홀들(49H)의 측벽들에 상기 드레인 콘택 스페이서(65D) 및 상기 소스 콘택 스페이서(65S)가 노출될 수 있다. 상기 게이트 콘택홀들(49H)의 바닥에 상기 다수의 게이트 전극들(41, 42, 43), 상기 게이트 유전층(46), 및 상기 다수의 게이트 스페이서들(47, 48)이 노출될 수 있다. 이후, 도 21 내지 도 24를 이용하여 설명한 것과 유사한 공정을 이용하여 상기 게이트 콘택 스페이서(54) 및 상기 다수의 게이트 콘택 플러그들(58)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 25, 26, 27: 활성 영역
31, 32, 33, 34, 35, 36: 소스/드레인 영역
39: 층간 절연층 41, 42, 43: 게이트 전극
46: 게이트 유전층 47, 48: 게이트 스페이서
49: 게이트 캐핑층 54: 게이트 콘택 스페이서
58: 게이트 콘택 플러그 65D: 드레인 콘택 스페이서
65S: 소스 콘택 스페이서 67, 68: 금속 실리사이드 층
75, 76: 소스/드레인 콘택 플러그 83: 식각 정지 층
85: 상부 절연층
95, 96: 상부 소스/드레인 콘택 플러그
97: 상부 게이트 콘택 플러그 99: 절연 플러그

Claims (20)

  1. 기판 상에 서로 떨어진 다수의 활성 영역들;
    상기 다수의 활성 영역들 내에 형성된 드레인 영역들;
    상기 다수의 활성 영역들 내에 형성되고 상기 드레인 영역들과 떨어진 소스 영역들;
    상기 드레인 영역들 및 상기 소스 영역들 사이에 형성되고 상기 다수의 활성 영역들을 가로지르는 게이트 전극;
    상기 드레인 영역들 상의 드레인 플러그;
    상기 소스 영역들 상의 소스 플러그; 및
    상기 드레인 플러그 및 상기 소스 플러그 사이의 상기 게이트 전극 상에 형성된 게이트 플러그를 포함하되,
    상기 드레인 플러그의 중심 및 상기 소스 플러그의 중심을 지나는 직선은 상기 게이트 플러그와 교차하고,
    상기 게이트 플러그의 중심은 상기 다수의 활성 영역들 중 선택된 하나에 중첩된 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 다수의 활성 영역들은
    제1 활성 영역;
    상기 제1 활성 영역과 인접한 제2 활성 영역; 및
    상기 제2 활성 영역과 인접한 제3 활성 영역을 포함하되,
    상기 제2 활성 영역은 상기 제1 활성 영역 및 상기 제3 활성 영역의 사이에 배치되고,
    상기 게이트 플러그의 중심을 지나고 상기 기판의 표면에 수직한 직선은 상기 제2 활성 영역에 중첩된 반도체 소자.
  4. 제1 항에 있어서,
    상기 게이트 플러그, 상기 드레인 플러그, 및 상기 소스 플러그의 상부 표면들은 동일한 평면을 이루는 반도체 소자.
  5. 제1 항에 있어서,
    상기 드레인 플러그의 측면 상에 형성된 드레인 콘택 스페이서;
    상기 소스 플러그의 측면 상에 형성된 소스 콘택 스페이서; 및
    상기 게이트 플러그의 측면 상에 형성된 게이트 콘택 스페이서를 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 게이트 콘택 스페이서는 상기 드레인 콘택 스페이서 및 상기 소스 콘택 스페이서와 직접적으로 접촉된 반도체 소자.
  7. 제5 항에 있어서,
    상기 게이트 전극의 측면 상에 형성된 게이트 스페이서를 더 포함하되,
    상기 게이트 스페이서는 상기 게이트 콘택 스페이서 및 상기 드레인 콘택 스페이서의 사이에 연장되고 상기 게이트 콘택 스페이서 및 상기 소스 콘택 스페이서의 사이에 연장된 반도체 소자.
  8. 제7 항에 있어서,
    상기 게이트 스페이서는
    외측 스페이서; 및
    상기 외측 스페이서 및 상기 게이트 전극 사이의 내측 스페이서를 포함하되,
    상기 외측 스페이서는 상기 내측 스페이서와 다른 물질을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 외측 스페이서는 SiN을 포함하고,
    상기 내측 스페이서는 SiOCN을 포함하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 외측 스페이서의 상단은 상기 내측 스페이서의 상단보다 높은 레벨에 돌출되고,
    상기 외측 스페이서는 상기 게이트 콘택 스페이서, 상기 드레인 콘택 스페이서, 및 상기 소스 콘택 스페이서와 직접적으로 접촉된 반도체 소자.
  11. 제8 항에 있어서,
    상기 외측 스페이서는 상기 드레인 콘택 스페이서 및 상기 소스 콘택 스페이서와 직접적으로 접촉되고,
    상기 내측 스페이서는 상기 외측 스페이서 및 상기 게이트 콘택 스페이서 사이에 연장된 반도체 소자.
  12. 제8 항에 있어서,
    상기 게이트 전극의 바닥 및 측면 상에 형성된 게이트 유전층을 더 포함하되,
    상기 게이트 유전층은 상기 게이트 스페이서 및 상기 게이트 콘택 스페이서의 사이에 연장된 반도체 소자.
  13. 제12 항에 있어서,
    상기 게이트 플러그, 상기 드레인 플러그, 상기 소스 플러그, 상기 게이트 콘택 스페이서, 상기 드레인 콘택 스페이서, 상기 소스 콘택 스페이서, 상기 게이트 스페이서, 및 상기 게이트 유전층의 상부 표면들은 동일한 평면을 이루는 반도체 소자.
  14. 제1 항에 있어서,
    상기 게이트 플러그 상의 상부 게이트 플러그;
    상기 드레인 플러그 상의 상부 드레인 플러그; 및
    상기 소스 플러그 상의 상부 소스 플러그를 더 포함하되,
    상기 다수의 활성 영역들은
    제1 활성 영역;
    상기 제1 활성 영역과 인접한 제2 활성 영역; 및
    상기 제2 활성 영역과 인접한 제3 활성 영역을 포함하고,
    상기 제2 활성 영역은 상기 제1 활성 영역 및 상기 제3 활성 영역의 사이에 배치되고,
    상기 상부 드레인 플러그는 상기 제1 활성 영역의 상부에 인접하게 정렬되고, 상기 상부 소스 플러그는 상기 제3 활성 영역의 상부에 인접하게 정렬된 반도체 소자.
  15. 제14 항에 있어서,
    상기 상부 드레인 플러그의 중심은 상기 다수의 활성 영역들의 외측에 정렬되고,
    상기 상부 소스 플러그의 중심은 상기 다수의 활성 영역들의 외측에 정렬된 반도체 소자.
  16. 기판 상에 서로 떨어진 다수의 활성 영역들;
    상기 다수의 활성 영역들 내에 형성된 드레인 영역들;
    상기 다수의 활성 영역들 내에 형성되고 상기 드레인 영역들과 떨어진 소스 영역들;
    상기 드레인 영역들 및 상기 소스 영역들 사이에 형성되고 상기 다수의 활성 영역들을 가로지르는 게이트 전극;
    상기 드레인 영역들 상의 드레인 플러그;
    상기 소스 영역들 상의 소스 플러그; 및
    상기 드레인 플러그 및 상기 소스 플러그 사이의 상기 게이트 전극 상에 형성된 게이트 플러그를 포함하되,
    상기 게이트 플러그는 상기 다수의 활성 영역들 중 선택된 하나의 중심에 인접하게 정렬된 반도체 소자.
  17. 제16 항에 있어서,
    상기 드레인 플러그의 중심 및 상기 소스 플러그의 중심을 지나는 직선은 상기 게이트 플러그와 교차하는 반도체 소자.
  18. 제17 항에 있어서,
    상기 다수의 활성 영역들은
    제1 활성 영역;
    상기 제1 활성 영역과 인접한 제2 활성 영역; 및
    상기 제2 활성 영역과 인접한 제3 활성 영역을 포함하되,
    상기 제2 활성 영역은 상기 제1 활성 영역 및 상기 제3 활성 영역의 사이에 배치되고,
    상기 게이트 플러그의 중심을 지나고 상기 기판의 표면에 수직한 직선은 상기 제2 활성 영역에 중첩된 반도체 소자.
  19. 기판 상의 활성 영역;
    상기 활성 영역 내에 형성된 드레인 영역;
    상기 활성 영역 내에 형성되고 상기 드레인 영역과 떨어진 소스 영역;
    상기 드레인 영역 및 상기 소스 영역 사이에 형성되고 상기 활성 영역을 가로지르는 게이트 전극;
    상기 드레인 영역 상의 드레인 플러그;
    상기 소스 영역 상의 소스 플러그;
    상기 게이트 전극 상의 게이트 플러그;
    상기 드레인 플러그의 측면 상에 형성된 드레인 콘택 스페이서;
    상기 소스 플러그의 측면 상에 형성된 소스 콘택 스페이서; 및
    상기 게이트 플러그의 측면 상에 형성된 게이트 콘택 스페이서를 포함하되,
    상기 게이트 플러그는 상기 활성 영역 상에 정렬되고,
    상기 게이트 콘택 스페이서는 상기 드레인 콘택 스페이서 및 상기 소스 콘택 스페이서와 직접적으로 접촉되며,
    상기 게이트 콘택 스페이서의 측면은 상기 드레인 콘택 스페이서의 측면과 계면을 이루고, 그리고 상기 게이트 콘택 스페이서의 측면은 상기 소스 콘택 스페이서의 측면과 계면을 이루는 반도체 소자.
  20. 삭제
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