KR20210072477A - 도핑 영역을 갖는 저항 소자 - Google Patents

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doped
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신우철
강명길
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삼성전자주식회사
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Abstract

저항 소자는 제1 수평 방향으로 연장되는 활성 영역, 활성 영역 상에서 제1 수평 방향으로 연장되며 n형 불순물을 포함하는 도핑 영역, 활성 영역 상에 수직 방향으로 서로 이격되어 적층되며 도핑 영역에 연결되는 복수의 채널층들, 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되며 복수의 채널층들을 감싸는 제1 게이트 전극 및 제2 게이트 전극, 및 도핑 영역의 상면에 접하고 제1 게이트 전극에 인접하는 제1 콘택 플러그 및 제2 게이트 전극에 인접하는 제2 콘택 플러그를 포함한다.

Description

도핑 영역을 갖는 저항 소자{RESISTOR WITH DOPED REGIONS}
본 개시의 기술적 사상은 갖는 도핑 영역을 갖는 저항 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 트랜지스터의 크기 또한 미세화 되고 있다. 이에 따라, 트랜지스터의 크기를 소형화하며 발생하는 단채널 효과(short channel effect)를 방지하기 위해 멀티 채널을 갖는 트랜지스터가 제안되었다. 한편, 로직 회로에서는 트랜지스터와 함께 저항 소자가 필요하다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 게이트 올 어라운드 구조 기반의 저항 소자를 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 저항 소자는 기판의 상면으로부터 돌출되며 제1 수평 방향으로 연장되는 활성 영역; 상기 활성 영역 상에서 상기 제1 수평 방향으로 연장되며 n형 불순물을 포함하는 도핑 영역; 상기 활성 영역 상에 수직 방향으로 서로 이격되어 적층되며 상기 도핑 영역에 연결되는 복수의 채널층들; 상기 도핑 영역에 인접하고 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되며 상기 복수의 채널층들을 감싸는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 도핑 영역의 상면에 접하고 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며 상기 제1 게이트 전극에 인접하는 제1 콘택 플러그 및 상기 제2 게이트 전극에 인접하는 제2 콘택 플러그를 포함할 수 있다.
본 개시의 실시예들에 따른 저항 소자는 기판의 상면으로부터 돌출되며 제1 수평 방향으로 연장되는 복수의 제1 활성 영역들; 각각 상기 복수의 제1 활성 영역들 상에 배치되며 n형 불순물을 포함하는 복수의 제1 도핑 영역들이 연결되어 형성된 저항 구조체; 각각 상기 복수의 제1 활성 영역들 상에 수직 방향으로 서로 이격되어 적층되며 각각 상기 복수의 제1 도핑 영역에 연결되는 복수의 채널층들; 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되며 상기 복수의 채널층들을 감싸는 제1 게이트 전극; 및 상기 제1 게이트 전극에 인접하며 상기 저항 구조체의 상면에 접하는 적어도 하나의 제1 콘택 플러그를 포함할 수 있다.
본 개시의 실시예들에 따른 저항 소자는 기판의 상면으로부터 돌출되며 제1 수평 방향으로 연장되는 활성 영역; 상기 활성 영역을 감싸도록 기판 내에 형성된 N웰; 상기 활성 영역 상에 배치되고 n형 불순물을 포함하며, 상기 제1 수평 방향과 교차하는 제2 수평 방향의 최대 폭이 52nm ~ 60nm인 도핑 영역; 상기 활성 영역 상에 수직 방향으로 서로 이격되어 적층되며 상기 도핑 영역에 연결되는 복수의 채널층들; 상기 도핑 영역의 측면에 접하며, 상기 복수의 채널층들의 하면에 배치되는 내측 스페이서; 상기 복수의 채널층들을 둘러싸는 게이트 유전층; 상기 제1 수평 방향과 교차하는 상기 제2 수평 방향을 따라 연장되며 상기 복수의 채널층들 및 게이트 유전층을 감싸는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 도핑 영역의 상면에 접하고 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며 상기 제1 게이트 전극에 인접하는 제1 콘택 플러그 및 상기 제2 게이트 전극에 인접하는 제2 콘택 플러그를 포함할 수 있다.
본 개시의 실시예들에 따르면 게이트 올 어라운드 구조를 갖는 저항 소자를 구현할 수 있다.
도 1은 본 개시의 실시예에 따른 저항 소자의 사시도이다.
도 2는 도 1에 도시된 저항 소자의 레이아웃이다.
도 3a 및 도 3b는 각각 도 2에 도시된 저항 소자의 선 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다.
도 4는 본 개시의 다른 실시예에 따른 저항 소자의 수직 단면도들이다.
도 5a 내지 도 12b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 13은 본 개시의 다른 실시예에 따른 저항 소자의 사시도이다.
도 14는 본 개시의 도 13에 도시된 저항 소자의 레이아웃이다.
도 15a 및 도 15b는 각각 도 14에 도시된 저항 소자의 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다.
도 16은 본 개시의 다른 실시예에 따른 저항 소자의 레이아웃이다.
도 1은 본 개시의 실시예에 따른 저항 소자의 사시도이다. 도 2는 도 1에 도시된 저항 소자의 레이아웃이다. 도 3a 및 도 3b는 각각 도 2에 도시된 저항 소자의 선 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 저항 소자(100)는 기판(102), 채널층(114), 소자 분리층(120), 게이트 전극(134), 도핑 영역(150), 층간 절연층(160), 캡핑층(170) 및 콘택 플러그(180)를 포함할 수 있다.
기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판(102)은 P형 반도체 기판일 수 있으며, 기판(102)은 상부에 N웰을 포함할 수 있다. 활성 영역(104)은 기판(102)의 상면으로부터 돌출될 수 있으며, 제1 수평 방향(D1)으로 연장될 수 있다. N웰은 활성 영역(104)을 감쌀 수 있다.
복수의 채널층(114)은 기판(102)의 상면에 대하여 수직한 방향으로 서로 이격되어 배치될 수 있다. 복수의 채널층(114)은 도핑 영역(150)을 통하여 서로 전기적으로 연결될 수 있다. 도 3b에는 단면이 직사각형인 나노 시트 형태의 채널층(114)이 도시되어 있으나 이에 제한 되지 않는다. 다른 실시예에서, 채널층(114)의 단면은 원형 또는 타원형일 수 있다. 일 실시예에서, 채널층(114)은 Si, Ge, SiGe과 같은 IV족 반도체 또는 InGaAs, InGaAs, InAs, GaSb, InSb 등과 같은 III-V 족 화합물 반도체를 포함할 수 있다.
소자 분리층(120)은 기판(102)의 상면에 배치되며 활성 영역(104)을 정의할 수 있다. 소자 분리층(120)은 기판(102)의 상면 및 활성 영역(104)의 측면을 덮을 수 있다. 활성 영역(104)의 상면은 소자 분리층(120)의 상면과 동일한 레벨에 위치할 수 있다. 일 실시예에서, 소자 분리층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물(low-K dielectric material)을 포함할 수 있다.
게이트 유전층(132) 및 게이트 전극(134)은 채널층(114)을 감쌀 수 있다. 게이트 유전층(132)은 제2 수평 방향(D2)으로 연장될 수 있으며, 활성 영역(104) 및 소자 분리층(120)의 상면을 덮을 수 있다. 또한, 게이트 유전층(132)은 채널층(114)의 표면을 둘러쌀 수 있다. 게이트 전극(134)은 제2 수평 방향(D2)으로 연장될 수 있으며, 채널층(114) 및 게이트 유전층(132)을 덮을 수 있다. 게이트 전극들(134)은 도핑 영역(150)에 인접하게 배치될 수 있다. 게이트 유전층(132)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride) 등과 같이 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 게이트 전극(134)은 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 탄탈륨질화물, 니켈규화물, 코발트규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금 또는 이들의 조합을 포함할 수 있다. 일 실시예에서 게이트 전극(134)은 텅스텐을 포함할 수 있다.
게이트 스페이서(140)는 게이트 전극(134)의 외측에 배치될 수 있다. 예를 들어, 게이트 스페이서(140)는 게이트 전극(134)을 사이에 두고 서로 마주보도록 배치될 수 있으며, 제2 수평 방향(D2)으로 연장될 수 있다. 게이트 스페이서(140)는 하나 이상의 층으로 이루어질 수 있다.
내측 스페이서(142)는 제2 수평 방향(D2)을 따라 게이트 전극(134)의 양측에 배치될 수 있다. 내측 스페이서(142)는 각 채널층(114)의 하면에 배치될 수 있으며, 도핑 영역(150)의 외측면과 접할 수 있다. 내측 스페이서(142)는 게이트 전극(134)을 도핑 영역(150)과 전기적으로 분리시킬 수 있다. 일 실시예에서, 내측 스페이서(142)는 실리콘 질화물을 포함할 수 있다.
도핑 영역(150)은 활성 영역(104) 상에 배치될 수 있으며, 게이트 전극(134)의 측면에 배치될 수 있다. 예를 들어, 도핑 영역(150)은 인접하는 두 게이트 전극들(134) 사이에 배치될 수 있다. 도핑 영역(150)은 활성 영역(104)으로부터 에피택셜 성장된 반도체 층일 수 있다. 도핑 영역(150)은 N웰과 동일한 도전형으로 도핑될 수 있다. 예를 들어, 도핑 영역(150)은 n형 불순물을 포함할 수 있다. 일 실시예에서, 도핑 영역(150)은 N웰 보다 높은 농도의 n형 불순물을 포함할 수 있다. 도핑 영역(150)은 N웰과 동일한 도전형으로 도핑되어 있으므로, 저항 소자(100)는 트랜지스터로서 기능하지 않고 저항성 배선으로 기능할 수 있다. 도핑 영역(150)의 제2 수평 방향(D2)의 최대 폭(W)은 52nm ~ 60nm 일 수 있다. 도핑 영역(150)의 높이(H)는 52nm ~ 58nm일 수 있다. 도핑 영역(150)의 제1 수평 방향(D1)의 길이는 100nm이상 일 수 있다. 예를 들어, 도핑 영역(150)의 제1 수평 방향(D1)의 길이는 100nm ~ 800nm일 수 있다. 일 실시예에서, 인접하는 두 게이트 전극들(134) 사이의 거리는 100nm이상 일 수 있다.
층간 절연층(160)은 게이트 스페이서(140), 도핑 영역(150)을 덮을 수 있다. 층간 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물을 포함할 수 있으며 하나 이상의 층으로 구성될 수 있다. 저유전물은 예를 들어, USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, SiOH, SiCo, SiCOH, 또는 이들의 조합을 포함할 수 있다.
캡핑층(170)은 층간 절연층(160) 상에 배치될 수 있다. 캡핑층(170)은 게이트 전극(134), 게이트 스페이서(140) 및 층간 절연층(160)의 상면을 덮을 수 있다. 캡핑층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
콘택 플러그(180)는 층간 절연층(160) 및 캡핑층(170)을 수직으로 관통하여 도핑 영역(150)의 상면에 접할 수 있다. 콘택 플러그(180)는 게이트 전극(134)에 인접하게 배치될 수 있다. 콘택 플러그(180)는 도핑 영역(150)과 전기적으로 연결될 수 있다. 콘택 플러그(180)의 아래에는 실리사이드 층(182)이 더 배치될 수 있다. 실리사이드 층(182)은 도핑 영역(150)과 콘택 플러그(180)의 사이에 배치될 수 있다. 도시되지는 않았으나, 콘택 플러그(180)의 측면 및 하면을 감싸는 확산 방지막이 배치될 수 있다. 콘택 플러그(180)는 W, Co, Cu, Al, Ti, Ta, TiN, TaN 또는 이들의 조합을 포함할 수 있다. 실리사이드 층(182)은 도핑 영역(150)과 콘택 플러그(180)의 일부가 실리사이드화 반응함으로써 형성될 수 있다.
도 1, 도 2, 도 3a 및 도 3b에 도시된 바와 같이, 본 개시의 저항 소자(100)는 나노 시트 형태의 채널층(114)을 갖는 게이트 올 어라운드 구조에서 구현될 수 있다. 콘택 플러그들(180)은 인접하는 게이트 전극들(134) 사이에 배치되며 도핑 영역(150)과 연결될 수 있다. 콘택 플러그들(180)은 도핑 영역(150)을 통해 전기적으로 연결될 수 있다. 콘택 플러그들(180) 사이의 도핑 영역(150)의 크기 및 도핑 농도에 따라 저항 소자(100)의 저항이 변할 수 있다. 예를 들어, 콘택 플러그들(180) 사이의 거리가 멀어지면 저항 소자(100)의 저항이 커질 수 있다.
또는, 도핑 영역(150)의 단면적이 커지면 저항 소자(100)의 저항이 감소할 수 있다. 일 실시예에서, 도핑 영역(150)은 수직 방향으로 이격된 3개의 채널층(114)과 연결될 수 있다. 다른 실시예에서, 도핑 영역(150)은 수직 방향으로 이격된 4개 이상의 채널층(114)과 연결될 수 있다.
도 4 및 도 5는 본 개시의 다른 실시예에 따른 저항 소자(200)의 수직 단면도들이다. 도 4는 도 1의 저항 영역의 선 I-I'에 대응하는 수직 단면도이다.
도 4를 참조하면, 저항 소자(200)는 활성 영역(104) 상에 배치되며 콘택 플러그(180)와 연결되는 도핑 영역(250)을 포함할 수 있다. 일 실시예에서, 저항 소자(200)의 게이트 전극들(134) 사이의 거리는 트랜지스터 소자의 게이트 전극들(미도시) 사이의 거리보다 클 수 있다. 저항 소자(200)의 도핑 영역(250)은 트랜지스터 소자의 소스/드레인 영역과 동시에 형성될 수 있다. 저항 소자(200)의 게이트 전극들(134) 사이의 거리가 상대적으로 크므로 게이트 전극들(134) 사이의 공간에 도핑 영역(250)이 충분히 채워지지 않을 수 있다. 예를 들어, 도핑 영역(250)의 상면은 중간이 오목할 수 있다. 또는, 도핑 영역(150)의 제1 수평 방향(D1)의 양단은 중심부보다 높은 레벨에 위치할 수 있다.
도 5a 내지 도 12b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
구체적으로 도 5a, 6a, 7a, 8, 9a, 10a, 11a, 및 12a는 각각 도 2의 선 I-I'에 대응하는 수직 단면도들이고, 도 5b, 6b, 7b, 9b, 10b, 11b 및 12b는 각각 도 2의 선 II-II' 및 III-III'에 대응하는 수직 단면도들이다.
도 5a 및 도 5b를 참조하면, 기판(102) 상에 스택(110)이 형성될 수 있다. 스택(110)은 교대로 적층되는 복수의 희생층(112) 및 채널층(114)을 포함할 수 있다. 일 실시예에서, 기판(102)은 P형 반도체 기판일 수 있으며, 기판(102)의 상부에 N웰을 포함할 수 있다. 기판(102) 및 스택(110)은 패터닝될 수 있으며, 소자 분리층(120)이 기판(102)의 상면에 형성될 수 있다. 기판(102)의 활성 영역(104)은 소자 분리층(120)에 의해 정의될 수 있다. 활성 영역(104)은 제1 수평 방향(D1)으로 연장되며 기판(102)으로부터 돌출될 수 있다. 소자 분리층(120)은 기판(102)의 상면 및 활성 영역(104)의 측면을 덮도록 형성될 수 있다. 활성 영역(104)의 상면은 소자 분리층(120)의 상면과 동일한 레벨에 위치할 수 있다. 패터닝된 스택(110)은 활성 영역(104) 상에서 제1 수평 방향(D1)으로 연장될 수 있다.
일 실시예에서, 채널층(114)은 기판(102)과 동일한 물질을 포함할 수 있다. 희생층(112)은 채널층(114)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생층(112)은 SiGe을 포함할 수 있으며, 채널층(114)은 Si을 포함할 수 있다. 소자 분리층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 스택(110) 상에 더미 게이트 구조체(130D) 및 게이트 스페이서(140)가 형성될 수 있다. 더미 게이트 구조체(130D)는 활성 영역(104)을 가로질러 제2 수평 방향(D2)으로 연장될 수 있다. 더미 게이트 구조체(130D)는 순차적으로 적층되는 더미 게이트 절연층(132D), 더미 게이트 전극(134D) 및 더미 캡핑층(136D)을 포함할 수 있다. 게이트 스페이서(140)는 더미 게이트 구조체(130D)의 측면을 덮을 수 있으며 하나 이상의 층으로 이루어질 수 있다. 게이트 스페이서(140)는 더미 게이트 구조체(130D) 상에 절연물질을 증착한 후 상기 절연물질을 이방성 식각하여 형성될 수 있다.
더미 게이트 절연층(132D)은 실리콘 산화물을 포함할 수 있으며, CVD 또는 ALD등의 방법으로 형성될 수 있다. 더미 게이트 전극(134D)은 폴리실리콘을 포함할 수 있다. 더미 캡핑층(136D)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 게이트 스페이서(140)는 실리콘 질화물, 실리콘 산탄질화물 또는 이들의 조합을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 더미 게이트 구조체(130D)에 덮이지 않는 희생층(112) 및 채널층(114)이 제거될 수 있다. 희생층(112) 및 채널층(114)은 게이트 스페이서(140)를 식각 마스크로 하여 이방성 식각될 수 있다. 상기 식각 공정에 의해 활성 영역(104)의 상면이 노출될 수 있다. 일 실시예에서, 활성 영역(104)의 상부가 리세스될 수 있다.
도 8을 참조하면, 내측 스페이서(142)가 형성될 수 있다. 내측 스페이서(142)는 희생층(112)의 측면의 일부를 식각한 후, 희생층(112)이 제거된 공간에 형성될 수 있다. 예를 들어, 희생층(112)의 측면에 리세스를 형성하고, 상기 리세스를 절연 물질을 증착한 후 이방성 식각 공정이 진행될 수 있다. 내측 스페이서(142) 형성 단계에서, 채널층들(114)은 식각되지 않을 수 있다.
내측 스페이서(142)는 희생층(112)의 측면에 형성될 수 있다. 또한, 내측 스페이서(142)는 복수의 채널층들(114)의 사이 및 채널층(114)과 활성 영역(104)의 사이에 배치될 수 있다. 내측 스페이서(142)의 외측면은 채널층(114)의 외측면과 공면을 이룰 수 있다. 내측 스페이서(142)는 실리콘 질화물을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 더미 게이트 구조체(130D)의 측면에 도핑 영역(150)이 형성될 수 있다. 도핑 영역(150)은 활성 영역(104) 상에 형성될 수 있으며, 제1 수평 방향(D1)으로 연장될 수 있다. 도핑 영역(150)은 SEG(selective epitaxial growth) 공정에 의해 형성될 수 있다. 일 실시예에서, 도핑 영역(150)은 n형 불순물로 도핑될 수 있다. n형 불순물로는 인(P), 비소(As) 등이 사용될 수 있다. 일 실시예에서, 도핑 영역(150)은 오각형 형상의 단면을 가질 수 있다. 그러나 이에 제한되지 않는다.
도 10a 및 도 10b를 참조하면, 층간 절연층(160)이 형성될 수 있다. 층간 절연층(160)은 소자 분리층(120), 게이트 스페이서(140)의 측면, 도핑 영역(150)을 덮을 수 있다. 층간 절연층(160)은 도핑 영역(150)과 소자 분리층(120) 사이의 공간을 채울 수 있다. 층간 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전물을 포함할 수 있다. 층간 절연층(160)이 형성된 후 평탄화 공정에 의해 더미 캡핑층(136D)이 제거되고 더미 게이트 전극(134D)의 상면이 노출될 수 있다.
도 11a 내지 도 11b를 참조하면, 더미 게이트 구조체(130D)가 제거될 수 있다. 더미 게이트 전극(134D) 및 더미 게이트 절연층(132D)을 먼저 제거한 후, 노출되는 희생층(112)이 습식 식각 공정에 의해 제거될 수 있다. 게이트 스페이서(140) 및 내측 스페이서(142)는 상기 식각 공정에서 제거되지 않을 수 있다.
도 12a 및 도 12b를 참조하면, 더미 게이트 절연층(132D) 및 더미 게이트 전극(134D)이 제거된 공간에 게이트 유전층(132) 및 게이트 전극(134)이 형성될 수 있다. 게이트 전극(134)은 제2 수평 방향(D2)으로 연장될 수 있다. 게이트 유전층(132)은 소자 분리층(120), 채널층(114), 게이트 스페이서(140) 및 내측 스페이서(142)의 표면을 따라 컨포멀하게 형성될 수 있다. 게이트 전극(134)은 게이트 유전층(132) 상에 형성될 수 있으며, 복수의 채널층들(114)을 둘러쌀 수 있다.
다시 도 1, 도 2, 도 3a 및 도 3b를 참조하면, 게이트 전극(134), 게이트 스페이서(140) 및 층간 절연층(160)의 상면을 덮는 캡핑층(170)이 형성될 수 있다. 캡핑층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
캡핑층(170)을 형성한 후, 캡핑층(170) 및 층간 절연층(160)을 관통하는 콘택 플러그(180)가 형성될 수 있다. 콘택 플러그(180)는 도핑 영역(150)의 상부에 접할 수 있다. 콘택 플러그(180)의 아래에는 실리사이드 층(182)이 형성될 수 있다. 실리사이드 층(182)은 도핑 영역(150)과 콘택 플러그(180)의 사이에 배치될 수 있다. 콘택 플러그(180)는 W, Co, Cu, Al, Ti, Ta, TiN, TaN 또는 이들의 조합을 포함할 수 있다.
도 13은 본 개시의 다른 실시예에 따른 저항 소자(300)의 사시도이다. 도 14는 본 개시의 도 13에 도시된 저항 소자(300)의 레이아웃이다. 도 15a 및 도 15b는 각각 도 14에 도시된 저항 소자(300)의 I-I', II-II', 및 III'-III'을 따른 수직 단면도들이다. 도 1, 도 2, 도 3a 및 도 3b에 도시된 저항 소자(100)와 동일하거나 유사한 구성 요소에 대해서는 자세한 설명이 생략될 수 있다.
도 13, 도 14, 도 15a 및 도 15b를 참조하면, 저항 소자(300)는 복수의 도핑 영역들(150)을 포함하는 저항 구조체(350) 및 콘택 플러그(380)를 포함할 수 있다.
저항 소자(300)는 제1 수평 방향(D1)으로 연장되는 복수의 활성 영역들(104)을 포함할 수 있으며, 복수의 활성 영역들(104)은 제2 수평 방향(D2)을 따라 서로 이격될 수 있다.
복수의 도핑 영역들(150)은 각각 복수의 활성 영역들(104) 상에 배치될 수 있으며, 각 복수의 게이트 전극들(134)의 측면에 배치될 수 있다. 일 실시예에서, 저항 소자(300)에서의 복수의 활성 영역들(104) 사이의 간격은 트랜지스터 소자에서의 복수의 활성 영역들(104) 사이의 간격보다 좁게 형성될 수 있다. 예를 들어, 활성 영역들(104) 사이의 간격(D)은 10nm ~ 12nm일 수 있다. 따라서, 복수의 활성 영역들(104) 상에 배치되는 복수의 도핑 영역들(150)이 일체로 연결되어 저항 구조체(350)를 이룰 수 있다. 저항 구조체(350)의 상면은 평평하지 않을 수 있다. 일 실시예에서, 저항 구조체(350)의 상면은 교대로 배치되는 돌출 패턴과 함몰 패턴을 포함할 수 있다. 저항 구조체(350)의 하면은 복수의 활성 영역(104)의 상면에 접할 수 있다.
콘택 플러그(380)는 층간 절연층(160) 및 캡핑층(170)을 수직으로 관통하여 복수의 도핑 영역들(150) 중 하나 이상의 도핑 영역들(150)의 상면에 접할 수 있다. 일 실시예에서, 콘택 플러그(380)는 두 개의 도핑 영역(150)에 접할 수 있다. 그러나 이에 제한되지 않으며, 콘택 플러그(380)는 하나의 도핑 영역(150)과 접하거나, 3개 이상의 도핑 영역들(150)과 접할 수 있다. 복수의 콘택 플러그(380)는 저항 구조체(350)를 통해 전기적으로 연결될 수 있다. 콘택 플러그(380)의 아래에는 실리사이드 층(382)이 더 배치될 수 있다. 실리사이드 층(382)은 도핑 영역(150)과 콘택 플러그(380)의 사이에 배치될 수 있다.
일 실시예에서, 저항 소자(300)의 저항은 연결된 복수의 도핑 영역들(150)의 개수에 따라 변할 수 있다. 예를 들어, 연결된 복수의 도핑 영역들(150)의 개수가 증가하면, 저항 소자(300)의 저항이 증가할 수 있다. 또한, 복수의 도핑 영역들(150)의 수직 방향 높이가 증가하면 저항 소자(300)의 저항이 감소할 수 있다.
도 16은 본 개시의 다른 실시예에 따른 저항 소자의 레이아웃이다.
도 16을 참조하면, 저항 소자(400)는 제1 콘택 플러그(480a) 및 제2 콘택 플러그(480b)와 연결되는 저항 구조체(450)를 포함할 수 있다. 또한, 저항 소자(400)는 제1 활성 영역(404a), 제2 활성 영역(404b), 제1 도핑 영역(150a) 및 제2 도핑 영역(150b)을 포함할 수 있다.
제1 활성 영역(404a) 및 제2 활성 영역(404b)은 제1 수평 방향(D1)으로 연장될 수 있다. 일 실시예에서, 제2 활성 영역(404b)은 제1 활성 영역(404a)보다 연장될 수 있다. 예를 들어, 제2 활성 영역(404b)의 제1 수평 방향(D1)을 따르는 길이는 제1 활성 영역(404a)의 제1 수평 방향(D1)을 따르는 길이보다 길 수 있다. 제1 도핑 영역(150a) 및 제2 도핑 영역(150b)은 각각 제1 활성 영역(404a) 및 제2 활성 영역(404b) 상에 SEG공정에 의해 형성될 수 있다. 복수의 제1 활성 영역(404a) 상에 배치되는 복수의 제1 도핑 영역(150a)은 제2 수평 방향(D2)으로 연장되도록 서로 연결될 수 있다. 연결된 복수의 제1 도핑 영역(150a)은 제2 도핑 영역(150b)과 일체로 연결되어 저항 구조체(450)를 형성할 수 있다. 평면도에서, 저항 구조체(450)는 절곡된 형상을 가질 수 있다. 다른 실시예에서, 저항 소자(400)는 복수의 제2 도핑 영역(150b)을 포함할 수 있다.
제1 콘택 플러그(480a) 및 제2 콘택 플러그(480b)는 저항 구조체(450)에 접할 수 있다. 예를 들어, 제1 콘택 플러그(480a)는 제1 도핑 영역(150a)에 접할 수 있으며, 제2 콘택 플러그(480b)는 제2 도핑 영역(150b)에 접할 수 있다. 제1 콘택 플러그(480a)는 제2 콘택 플러그(480b)와 저항 구조체(450)를 통해 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 저항 소자 102 : 기판
104 : 활성 영역 114 : 채널층
120 : 소자 분리층 134 : 게이트 전극
140 : 게이트 스페이서 142 : 내측 스페이서
150 : 도핑 영역 160 : 층간 절연층
170 : 캡핑층 180 : 콘택 플러그
350 : 저항 구조체

Claims (10)

  1. 기판의 상면으로부터 돌출되며 제1 수평 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에서 상기 제1 수평 방향으로 연장되며 n형 불순물을 포함하는 도핑 영역;
    상기 활성 영역 상에 수직 방향으로 서로 이격되어 적층되며 상기 도핑 영역에 연결되는 복수의 채널층들;
    상기 도핑 영역에 인접하고 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되며 상기 복수의 채널층들을 감싸는 제1 게이트 전극 및 제2 게이트 전극; 및
    상기 도핑 영역의 상면에 접하고 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며 상기 제1 게이트 전극에 인접하는 제1 콘택 플러그 및 상기 제2 게이트 전극에 인접하는 제2 콘택 플러그를 포함하는 저항 소자.
  2. 제1항에 있어서,
    상기 제1 콘택 플러그는 상기 제2 콘택 플러그와 상기 도핑 영역을 통해 전기적으로 연결되는 저항 소자.
  3. 제1항에 있어서,
    단면도에서, 상기 도핑 영역의 상기 제2 수평 방향의 최대 폭은 52nm ~ 60nm인 저항 소자.
  4. 제1항에 있어서,
    상기 활성 영역을 감싸도록 상기 기판 내에 형성된 N웰을 더 포함하는 저항 소자.
  5. 제1항에 있어서,
    상기 도핑 영역의 상면은 중간이 오목한 저항 소자.
  6. 기판의 상면으로부터 돌출되며 제1 수평 방향으로 연장되는 복수의 제1 활성 영역들;
    각각 상기 복수의 제1 활성 영역들 상에 배치되며 n형 불순물을 포함하는 복수의 제1 도핑 영역들이 연결되어 형성된 저항 구조체;
    각각 상기 복수의 제1 활성 영역들 상에 수직 방향으로 서로 이격되어 적층되며 각각 상기 복수의 제1 도핑 영역에 연결되는 복수의 채널층들;
    상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되며 상기 복수의 채널층들을 감싸는 제1 게이트 전극; 및
    상기 제1 게이트 전극에 인접하며 상기 저항 구조체의 상면에 접하는 적어도 하나의 제1 콘택 플러그를 포함하는 저항 소자.
  7. 제6항에 있어서,
    상기 저항 구조체는 상기 제2 수평 방향을 따라 연장되는 저항 소자.
  8. 제6항에 있어서,
    상기 저항 구조체의 상면은 교대로 배치되는 돌출 패턴과 함몰 패턴을 포함하는 저항 소자.
  9. 제6항에 있어서,
    상기 제1 활성 영역을 감싸도록 상기 기판 내에 형성된 N웰을 더 포함하는 저항 소자.
  10. 제6항에 있어서,
    상기 복수의 제1 활성 영역들보다 상기 제1 수평 방향으로 더 연장된 제2 활성 영역 및 상기 제2 수평 방향으로 연장되며 상기 제2 활성 영역을 가로지르는 제2 게이트 전극을 더 포함하며,
    상기 저항 구조체는 상기 제2 활성 영역 상에 배치되고 상기 제1 수평 방향으로 연장되며 상기 복수의 제1 도핑 영역과 연결되는 제2 도핑 영역을 더 포함하는 저항 소자.
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